マルチモジュラス・デバイダ・リタイミング回路
マルチモジュラス・デバイダ(MMD)がMMD入力信号を受信しかつMMD出力信号SOUTを出力する。MMDはモジュラス・デバイダ・ステージ(MDSs)のチェーンを含む。各MDSは入力信号を受信し、それを2又は3で割り、そしてその結果を出力信号として出力する。各MDSは、それが2で割るか又は3で割るかを制御するそれ自体のモジュラス制御信号に応答する。1つの実例では、順次論理素子がSOUTを出力する。前記チェーンの第1のMDSステージのうちの1つのロージッタ・モジュラス制御信号が、順次論理素子を第1の状態に置くために用いられる。前記チェーンの中間におけるMDSステージうちの1つの出力信号が、前記順次論理素子を第2の状態に置くために用いられる。前記順次論理素子は前記MMD入力信号の高い周波数でクロックされないので、電力消費は低い。
【発明の詳細な説明】
【技術分野】
【0001】
開示された実施の形態は、マルチモジュラス・デバイダ(multi-modulus dividers)(MMDs)に関する。
【背景技術】
【0002】
携帯電話(cellular telephone)内の受信器及び送信器回路は通常、1つ又は複数の局部発信器を含む。このような局部発信器は、水晶発信器から安定しているが比較的低い周波数の信号(例えば、20MHz)を受信しかつ選択された比較的高い周波数(例えば、900MHz)の出力信号を生成する位相同期ループ(phase-locked loop)(PLL)を含む。PLLの帰還ループは、高い周波数信号を受信しかつそれを分割して水晶発信器からの信号と同じ位相及び周波数を有する低い周波数信号を得る分周器(frequency divider)を含む。
【0003】
ここで“マルチモジュラス・デバイダ”("multi-modulus divider")(MMD)と呼ばれるタイプのデバイダは、分周器を実現するために用いられることが多い。MMDは、高い周波数入力信号SINを受信し、そしてそれを除数値DVで割って低い周波数出力信号SOUTを生成する。MMDは、そのMMDを形成するために一緒にチェーンとされた(chained together)複数のモジュラス・デバイダ・ステージ(MDSs)を含む。各MDS(最後のMDSを除く)は、チェーン(chain)における次のMDSから帰還モジュラス制御信号を受信する。各MDSはまた、モジュラス除数制御信号Sを受信する。特定のMDSに対するモジュラス除数制御信号Sが第1のデジタル論理値を有する場合には、MDSはデバイド・バイ・ツー・モード(divide-by-two mode)で動作し、その他の場合には、MDSは、デバイド・バイ・スリー・モード(divide-by-three mode)で動作する。MMDの種々のMDSステージのモジュラス除数制御信号値Sは、MMDがそれによって割り算する除数値を一緒に決定する。
【0004】
多くのMMD適用において、MMD出力信号は約50パーセントの衝撃係数(duty cycle)を有すべきである。その出力信号はまた、高い周波数MMD入力信号に対して低いジッタ(jitter)を有すべきである。各MDSステージは、ある量のジッタを導入する。MDSステージのカスケーデイング(cascading)により、MMDの種々のMDSステージのジッタが累積する。携帯電話標準を含む1つの携帯電話適用において、最後のMDSの出力をMMD出力として用いると、携帯電話標準によってMMDに課せられるノイズ要件を満たすことができないほどに多い累積ジッタ(accumulated jitter)を生ずることになる。
【0005】
この問題を解決するための1つの従来の方法は、ジッタ低周波数MMD出力信号を高速フリップフロップと同期させる(“リロック”("reclock")させる)ためにジッタ・フリー(jitter-free)高周波数MMDを用いることである。これは、フリップフロップの出力をほとんどジッタ・フリーにする。しかし、この解決法は、高周波数MMD入力信号と低周波数MMD出力信号との間に良く定義された(well-defined)位相関係を一般に必要とする。MMDアーキテクチャのために、除数値DVが大きい場合には、2つの信号の間に十分に一定の位相関係を維持するのは困難でありうる。
【0006】
ジッタ問題を解決するための第2の従来方法は、3つのフリップフロップを含む。第1のフリップフロップは、第1のMDSステージを制御するモジュラス制御信号を高周波数MMD入力信号と同期させる。モジュラス制御信号は、第1のMDSステージが2で割るか3で割るかを決定する信号である。第1のフリップフロップの同期された出力は、第2のフリップフロップのクロック入力に供給される。第2のフリップフロップのD入力は、固定したデジタル論理ハイ値(fixed digital logic high value)を受信して、第1のフリップフロップの同期された出力のエッジが、そのデジタル論理ハイ値を第2のフリップフロップにクロック(clocks)するように結合される。第2のフリップフロップのリセット入力は、MMDの中間におけるMDSsのうちの幾つかから出力される幾つかの信号の論理的組合せであるリセット信号を受信するように結合される。従って、リセット信号は、第2のフリップフロップをデジタル論理ロー(digital logic low)にリセットする。第2のフリップフロップの出力は第3のフリップフロップのD入力に供給され、そして第3のフリップフロップは、第2のフリップフロップの出力を高周波数MMD入力信号と同期させるように高周波数MMD入力信号を用いてクロック(clocked)される。第3のフリップフロップのリセット入力はリセット信号を受信するように結合される。第3のフリップフロップのQ出力は、約50パーセントの衝撃係数を有する所望の低ジッタ低周波数信号を出力する。不都合なことには、この第2の従来の可決法は、3つのフリップフロップのうちの2つが高周波数MMD入力信号によってクロックされているので、大量の電力を消費する。従って、電力消費が望ましくなく高い。
【発明の概要】
【0007】
マルチモジュラス・デバイダ(MMD)は、MMD入力信号を受信し、それを除数値で割り、そしてMMD出力信号SOUTを出力する。MMDは、新規のリタイミング回路(例えば、順次論理要素)及びモジュラス・デバイダ・ステージ(MDSs)のチェーンを含む。各MDSは、入力信号を受信し、それを2又は3で分周し、そしてその結果を出力信号として出力する。各MDSは、MDSを2で割るか又は3で割るかを制御するそれ自体のモジュラス制御信号に応答する。順次論理素子はMMD出力信号SOUTを出力する。チェーンの第1のMDSステージのうちの1つのモジュラス制御信号は、順次論理素子を第1の状態に置くために用いられる。チェーンの中間におけるMDSステージのうちの1つの出力信号は、順次論理素子を第2の状態に置くために用いられる。1つの実例では、順次論理素子はフリップフロップである。モジュラス制御信号は、フリップフロップが“セット”状態となり、そして、出力信号SOUTをデジタル論理ハイ値にアサート(asserts)するようにフリップフロップをセットする。チェーンの中間におけるMDSの出力信号は、フリップフロップが“リセット”状態となり、そして、出力信号SOUTをデジタル論理ロー値にデアサート(deasserts)するように、フリップフロップをリセットする。
【0008】
順次論理素子を第1の状態に置くために用いられるモジュラス制御信号は、MMD入力信号に対して少量の累積ジッタを有することが認められる。モジュラス制御信号は、チェーンにおける早期のMDSのロージッタ(low jitter)出力信号によってゲートされる。このモジュラス制御信号のパルスのエッジはロージッタを有するので、出力信号SOUTの対応するエッジもロージッタを有する。さらに、MDSステージうちの1つの出力信号は、モジュラス制御信号のエッジの間のほぼ中間点に移行することが認められる。従って、この1つのMDSステージ出力信号は、出力信号SOUTが約50/50の衝撃係数を有するように、順次論理素子をモジュラス制御信号の隣接パルスの各対の間のほぼ中間点において第2の状態に置くために用いられる。
【0009】
1つの有益な態様では、出力信号SOUTを生成する順次論理素子は、MMD入力信号の高い周波数ではクロックされない。順次論理素子をセット及びリセットする信号は、MMD入力信号より長い最小パルス幅を有する。従って、新規のリタイミング回路は、MMD出力信号をリタイム(retime)するためにより高い周波数のMMD入力信号を用いる従来のリチアミング回路よりも顕著に少ない電力を消費する。
【0010】
上記は概要であり、従って、必然的に、詳細の単純化、一般化及び省略を含む。従って、当業者は、この概要が例示に過ぎずかつ限定的であることを意味するものではあにことを認識するであろう。専ら請求項によって定義される、ここに記載された装置及び/又は方法の他の態様、発明的特徴、及び利益は、ここに示された非限定的詳細な説明において明らかとなるであろう。
【図面の簡単な説明】
【0011】
【図1】1つの新規な態様によるモバイル通信デバイス(この実例では、携帯電話)の簡略図である。
【図2】図1のモバイル通信デバイス内のRFトランシーバ集積回路の図である。
【図3】図2のRFトランシーバ集積回路における局部発信器の図である。
【図4】図3の局部発信器の分周器(MMD)の図であり、この分周器はマルチモジュラス分周器であり、この図は論理ゲート記号を用いた概念図である。
【図5】セブンステージMMDが所望の除数で割るためにS[6:0]の値はどのような値であるべきかを示す式を示す。
【図6】図4のMMDの1つのMDSの概念図である。
【図7】図4のMMDの動作を示す波形図である。
【図8A】図4のMMDのリタイミング回路(retiming circuit)149の第1の例の図である。
【図8B】図8Aのリタイミング回路がどのようにしてMMD出力信号SOUTを生成するかを示す簡略波形図である。
【図9A】図4のMMDのリタイミング回路149の第2の例の図である。
【図9B】図9Aのリタイミング回路がどのようにしてMMD出力信号SOUTを生成するかを示す簡略波形図である。
【図10】CML−CMOSバッファ(CML-to-CMOS buffer)179ではなくてそれに代えて図9Aの回路で使用できる差動ラッチの回路図である。
【図11】1つの新規の態様による方法のフローチャートである。
【詳細な説明】
【0012】
図1は、1つの新規な態様によるモバイル通信デバイス100の簡略図である。この場合のモバイル通信デバイス100は携帯電話である。携帯電話100は、アンテナ101と、高周波(RF)トランシーバ集積回路102及びデジタル・ベースバンド(digital baseband)集積回路103を含む幾つかの集積回路を含む。デジタル・ベースバンド集積回路103は、主としてデジタル回路及びデジタル・プロセッサを含む。デジタル・ベースバンド(digital baseband)集積回路103の一例は、クウアルカム・インコーポレイテッド(Qualcomm Inc.)から入手可能なMSM6280である。新規なRFトランシーバ集積回路102は、アナログ信号を処理するための回路を含む。
【0013】
図2は、図1のRFトランシーバ集積回路のさらに詳細な図である。受信器“シグナル・チェーン”("signal chain")104は、低ノイズ増幅器(LNA)モジュール105、ミキサ106、ベースバンド・フィルタ107を含む。GSM(Global System for Mobile Communications)モードで受信する場合には、アンテナ101の信号は、スイッチプレクサ108を通り、経路109を通り、SAW110を通り、そしてLNA105に入る。CDMA(符号分割多重アクセス)モードで受信する場合には、アンテナ101の信号は、スイッチプレクサ108を通り、デユプレクサ111を通り、経路112を通り、そしてLNA105に入る。すべてのモードにおいて、LNAは高周波数信号を増幅する。局部発信器(LO)113は、適切な周波数の局部発信器信号をミキサ106に供給し、受信器はこの適切な周波数の信号を受信するように同調される。ミキサ106は、高周波数信号を低周波数信号に復調する。不要な高周波数ノイズはベースバンド・フィルタ107によってフィルタされる。ベースバンド・フィルタ107のアナログ出力は、デジタル・ベースバンド集積回路103におけるアナログ・デジタル変換器に供給される。ADC114はアナログ信号をデジタル化してデジタル情報とし、そのデジタル情報はデジタル・ベースバンド集積回路103におけるデジタル・プロセッサによってさらに処理される。
【0014】
送信器“シグナル・チェーン”("signal chain")115は、ベースバンド・フィルタ115、ミキサ117及び電力増幅器モジュール118を含む。送信されるべきデジタル情報は、デジタル・ベースバンド集積回路103内のデジタル・アナログ変換器(DAC)119によってアナログ信号に変換される。その結果得られるアナログ信号は、RFトランシーバ集積回路102内のベースバンド・フィルタ116に供給される。ベースバンド・フィルタ116は不要の高周波数雑音をフィルタ・アウト(filters out)する。ミキサ117はベースバンド・フィルタ116の出力を高周波キャリアに変調する。局部発信器(LO)120は、局部発信器信号をミキサ117に供給し、高周波キャリアが使用されているチャンネルに対して正しい周波数を有するようにする。ミキサ117の高周波出力は、電力増幅器モジュール118によって増幅される。GSMモードで送信する場合には、電力増幅器モジュール118は、経路121を通り、スイッチプレクサ108を通じてアンテナ101に信号を出力する。CDMAモードで送信する場合には、電力増幅器モジュール118は、経路122を通ってデユプレクサ111に信号を出力する。信号はデユプレクサ111を通り、スイッチプレクサ108を通り、そしてアンテナ101に達する。ノンデユプレクス(non-duplex)(例えば、GSM)及びデユプレクス(例えば、CDMA1X)の両方を許容するデユプレクサ111及びスイッチプレクサを用いることは慣例である。図2の特定の回路は、例示の目的でここに提示された1つの可能は実装にすぎない。
【0015】
局部発信器113及び120の動作が、受信器における局部発信器(LO)113の動作と関連して下記に説明される。図3は、局部発信器113のさらに詳細な図である。局部発信器113は、水晶発信器信号源123及びフラクショナルN位相同期ループ(PLL)124を含む。この実施例では、水晶発信器信号源123は、外部水晶発信器モジュールへの接続である。あるいは、水晶発信器信号源は、RFトランシーバ集積回路102に配置された発信器であり、水晶は集積回路102の外にあるが集積回路102の端子によって発信器に付着される。
【0016】
PLL124は、位相検出器(PD)125、チャージ・ポンプ126、ループ・フィルタ127、電圧制御発信器(VCO)128、信号調節出力デバイダ(signal conditioning output divider)129、及び新規な分周器130(“ループ・デバイダ”("loop divider")と呼ばれる場合もある)を含む。分周器130は、第1の高い周波数F1の分周器入力信号SINを受信し、その信号を除数Dで割り、そして第2の低い周波数F2の分周器出力信号SOUTを出力する。分周器の複数のカウント・サイクル(count cycles)で、PLLがロックされば場合には、F2=F1/Dとなる。ロックされた場合には、SOUT信号の周波数F2及び位相は、水晶発信器信号源123から供給される基準ロック信号の周波数及び位相に整合する。
【0017】
分周器130は、新規マルチモジュラス・デバイダ(MMD)131、加算器132、及びシグマ・デルタ変調器133を含む。マルチモジュラス・デバイダ131は、1つのカウント・サイクルにおいて、入力ノード134における分周器入力信号SINを除数値DVで割り、そして出力ノード135において分周器出力信号SOUTを生成する。除数値DVは、加算器132の第1のデジタル入力ポート136における第1のデジタル値と加算器132の第2のデジタル入力ポートにおける第2のデジタル値との和である。シグマ・デルタ変調器133は、MMDの複数のカウント・サイクルにわたって、F2=F1/Dとなるように、第2のデジタル入力ポート137における値を時間的に変化させる。
【0018】
マルチモジュラス・デバイダのハイレベル説明
図4は、図3の新規なMMD131のさらに詳細な図である。MMD131は、入力バッファ141、7つのマルチモジュラス・デバイダ・ステージのチェーン、及び新規なリタイミング回路149を含む。第1の3つのMDSステ^ジ142−144は、電流モード論理(CML)で実装される。最後の4つのMDSステージ145−148は、相補型金属酸化物半導体(CMOS)論理で実装される。バッファ及びインバータ150−153は、CMOS論理信号及びレベルからCML論理信号及びレベルに変換する。各MDSは入力信号及び周波数を受信し、その信号を2で又は3で割り、そしてその結果を出力信号として出力する。図4において、7つのMDSステージは、DIV23CELL0−DIV23CELL6で示されている。これら7つのMDSステージによって出力される出力信号はそれぞれO0−O6で示されている。図4の各MDSステージは、モジュラス除数制御信号S及び帰還モジュラス制御信号FMCの値に応じて2で割ること又は3で割ることができる。文字FMCは“帰還モジュラス制御”を意味する。全MMD131がそれで割る除数値DVは、7つのSモジュラス除数制御信号S[6:0]の値によって決定される。
【0019】
図5は、MMD131が所望の除数値DVで割るためには、モジュラス除数制御信号S[6:0]はどのようであるべきかを示す式を提示する。例えば、MMD131が181の除数値で割るべき場合には、S[6:1]は[0110101]でなければならない。
【0020】
MDSステージのハイレベル説明
図6は、図4のMMDの第1のMDSステージ142の簡略図である。第1のMDSステージ142は、他のMDSステージ143−148の構成を表わす構成を有する。第1のMDS142は第1のステージ157及び第2のステージ156を含む。第1のステージ157は、Dタイプ・フリップフロップ159、ORゲート160、NORゲート161、及びバッファ150を含む。図8のORゲート160、NORゲート161、及びバッファ150は、図4に示されたORゲート160、NORゲート161及びバッファ150と同じである。1つの実装では、ゲート160及び161の機能性は、フリップフロップ159の回路に取り入れられ、その場合、フリップフロップ159はCMLフリップフロップである。第2のステージ158は、Dタイプ・フリップフロップ162及びNORゲート163を含む。1つの実装では、NORゲート163の機能性は、フリップフロップ162の回路に取り入れられ、その場合、フリップフロップ163はCMLフリップフロップである。
【0021】
MDSステージ142は、入力リード164及び165上で差動入力信号を受信し、そして出力リード166及び167上に差動出力信号O0及びO0Bを出力する。入力リード168は、MDSステージ143から帰還モジュラス制御信号FMC1を受信するための入力リードである。入力リード169は、MDSが“デバイド・バイ・ツー・モード”("divide-by-two mode")になるか又は“デバイド・バイ・スリー・モード”("divide-by-three mode")を決定するモジュラス除数制御信号S[0]を受信するための入力リードである。入力リード170及び171は、第1のステージが状態を変化しない一定のデジタル論理値を出力しているときに、第1のステージ159をパワー・ダウン(powering down)するための信号を受信するために用いられる。この状態において第1のステージ159にパワーを与えないことによって、パワーが節約される。第1のステージ159がパワーダウンされると、その第1のステージ159の出力リードを、フリップフロップ159がパワーを与えられているとすれば、そのフリップフロップ159が出力しているであろう適切なデジタル論理値に結合するためにトランジスタ(図示なし)が用いられる。
【0022】
動作において、モジュラス除数制御信号S[0]がデジタル論理ハイである場合には、MDSステージ142はデバイド・バイ・ツー・モードである。他方、モジュラス除数制御信号S[0]がデジタル論理ローである場合には、MDSは“デバイド・バイ・スリー・モード”である。
【0023】
デバイド・バイ・ツー・モードでは、MDSステージ142は、帰還モジュラス制御信号FMC1のデジタル論理レベルに関係なく、入力信号を2で割る。デジタル論理ハイであるS[0]は、バッファ150にデジタル論理ハイをNORゲート161の最も左の入力リードに供給させる。従って、NORゲート161は、ORゲート160によって出力される信号に関係なく、デイジタル論理ローを出力する。このデジタル論理ロー信号は、“モジュラス制御信号”であるので、MC0Bで示される。デジタル論理ローであるMC0Bは、フリップフロップ159をデジタル論理ロー値に繰り返しクロックさせる。従って、フリップフロップ159によって出力される信号Q1はデジタル論理ロー値のままである。デジタル論理ロー値がNORゲート163の上方入力に存在するから、NORゲート163は、それの下方入力における信号を反転させかつその反転された信号をフリップフロップのD入力リードに供給するように機能する。従って、NORゲート163は、フロップフリップ162のQ出力リードに出力された値を反転させそしてその反転された信号をフリップフロップ162のD入力リードに供給する。従って、フリップフロップ162は、入力信号SINBUFを2で分周するためのトグル・フリップフロップとして機能する。
【0024】
デバイド・バイ・スリー・モードでは、MDSは、フリップフロップ162の状態と帰還モジュラス制御信号FMC1の論理レベルに応じて、2又は3で割る。帰還モジュラス制御信号FMC1及びフリップフロップ162から出力されるQ2B信号の両方がデジタル論理ロー・レベルを有する場合には、MDSは、入力信号SINBUFの3つの後続周期の間、3で割る。FMC1及びQ2Bの両方がデジタル論理ロー値を有する場合には、ORゲート160はデジタル論理ロー値を出力する。従って、NORゲート161の両方の入力がデジタル論理ロー値である。NORゲート161は、モジュラス制御信号MC0Bをデジタル論理ハイ値にアサート(asserts)する。このデジタル論理ハイ値がフリップフロップ159にクロックされる。デジタル論理ハイ値がフリップフロップ159のQ出力リード上に現れると、NORゲート163の出力はローにされる。NORゲート163は、NORゲート163の下方入力リードに供給されるデジタル論理値に関係なく、このデジタル論理ロー値を出力する。フリップフロップ162のD入力リード上のデジタル論理ロー値は、フリップフロップにクロックされ、フリップフロップのトグリング(toggling)時に現在のロー・パルス周期を1つのクロック周期の間だけ実効的に延長する。フリップフロップ162のQ出力のロー値は、ORゲート160が、NORゲート161にモジュラス制御信号MC0Bをデジタル論理ロー・レベルに戻させるデジタル論理ハイ値を出力する。従って、FMC1のロー・パルス(low pulse)が、フリップフロップ162のトグリングに1周期遅延を挿入させる。入力信号SINBUFを2で割ることになる通常のトグル動作と異なり、1周期延長を伴うトグル動作は、入力信号SINBUFを3で実効的に割る。デバイド・バイ・スリー・モードにおいて、MDSが信号FMC1のロー・パルスを受信しない場合には、フリップフロップ159はNORゲート163の上方入力リード163にデジタル論理ローを常に出力し、そして第2のステージのフリップフロップ162はトグルし続けかつデバイド・バイ・ツー動作を行い続ける。従って、モジュラス制御信号MC0Bの値は、MDS142が次のクロック周期の間に2で割るか又は3で割るかを決定する。
【0025】
MMD及びリタイミング回路動作
図7は、図4のMMDの動作を示す波形図である。信号O0−O6は、MDSステージ142−148の出力信号である。信号MC0Bは、図6に関連して上述したモジュラス出力信号である。信号MC0B−MC5B及びMC6は、図4に示されたモジュラス制御信号である。MMD131に供給される入力信号SINは、個々の移行(transitions)が図7の波形図に示されるにはそれの周波数が高すぎるので、ブロックとして表わされている。出力信号SOUTは、新規なリタイミング回路149の出力信号である。DCCで示された信号は、モジュラス制御信号の衝撃係数を補正するために用いられる“衝撃係数補正信号”である。DCC信号の一例はMDS出力信号O5である。
【0026】
図8Aは、図4のMMDのリタイミング回路149の一例のさらに詳細な図である。リタイミング回路149は、インバータ172及びCMOS(相補型金属酸化物半導体)順次論理素子173を含む。この場合の順次論理素子173はDタイプ・フリップフロップである。論理値を反転することに加えて、インバータ172はCML信号レベルからCMOS信号レベルに変換する。図8Aの例では、衝撃係数補正信号は、MDS147から出力される出力信号O5である。
【0027】
図8Bは、図8Aのリタイミング回路149の動作を示す簡略波形図である。モジュラス制御信号MC1Bが時間T1においてハイに移行(transitions high)すると、デジタル論理ロー値がフリップフロップ173の非同期的アクテイブ・ローSET入力リード(asynchronous active low SET input lead)174に供給される。図4の例では、モジュラス制御信号MC1Bは、第2のMDSステージ143内のCM1信号である。モジュラス制御信号MC1Bがハイに移行すると、フリップフロップ173は非同期的に第1の状態(すなわち、セット状態)に置かれる。この状態において、フリップフロップ173は、出力ノード上の信号SOUTをデジタル論理ハイ値にアサートする。次に、時間T3において、MDSステージ147から出力される出力信号O5は,デジタル論理ハイ値に移行(transitions)する。MDSステージ147は、CMOS回路で実現され、そして信号O5はCMOS信号レベルを有する。時間T3における信号O5のローからハイへの信号移行(low-to-high signal transition)は、フリップフロップ173のクロック入力リード175に供給される。ローからハイへの信号移行は、フリップフロップ173をそのフリップフロップ173のD入力リード上のデジタル論旨ロー値にクロックさせる。従って、フリップフロップ173は第2の状態(すなわち、リセット状態)に置かれる。この状態において、フリップフロップ173は、出力ノード135上の信号SOUTをデジタル論理ロー値にデアサート(deasserts)する。信号O5のローからハイへの移行は図7に示されているように(及び図8Bの簡略図に示されているように)モジュラス制御信号MC1Bの隣接したハイ・パルスの間のほぼ中間点で生ずるので、その結果生じるMMD出力信号SOUTは約50/50の衝撃係数を有する。
【0028】
従来のMMDリタイミング回路では、MMDに入る高速MMD入力信号は一般に、MMD出力信号におけるジッタを減少させるようにMMD出力信号を同期化させるために用いられる信号である。その同期化を行うために高速信号を用いることは、リタイミング回路に大量の電力を消費させる。1つの有益な態様では、図4のモジュラス制御信号MC1Bは、所望の出力信号SOUTの周期が移行すべき時点において移行するロー・ジッタ信号(low-jitter signal)であることが認識されている。従って、MC1B信号は、信号SOUTの論理レベルを切替えるために図8Aの回路で用いられる。モジュラス制御信号MC1Bは、出力信号SOUTの各周期の間に2回だけ移行するする。MC1Bモジュラス制御信号は入力信号SINに対してジッタをほとんど有しないので、図8Aのリタイミング回路によって生成される出力信号SOUTの立ち上がりエッジは、MMD131のSIN入力信号に対して低いジッタを有する。MC1Bを生成するMDSステージ、MDS143はMDSステージのチェーンにおける早期のMDSステージであるから、MC1Bはほとんどジッタを有しない。従って、1つの先行MDSステージ、MDSステージ142が存在するだけであるので、先行MDSステージに基因するMC1B信号における累積ジッタは小さい。図8Aの回路は、フロップフロップ又はMMD入力信号SINの高い周波数にクロックされる順次論理素子を含んでいない。フリップフロップ173は、より低い周波数(lower frequency)出力信号SOUTと同じ周波数でクロックされ、従って、入力信号SINのはるかに高い周波数でクロックされる従来のMMDリタイミング回路における順次論理素子より少ないスイッチング電力(switching power)を消費する。MC1Bは、入力信号SINの最短パルスと同じくらい短いパルス幅を有するパルス実質的に有しない。フリップフロップ173はSINより低い周波数でかつSINが有するよりも長い最小パルス幅をもってクロックされうので、フリップフロップ173はCMOS回路で実現できかつ実現される。リタイミング回路の順次論理素子をCMOS回路で実現することによって、リタイミング回路のDC電力消費は、CMLを含む従来のリタイミング回路又は顕著なDC電流ドロー(signi
ficant DC current draw)を有する他の高速順次論理素子と比較して減少される。さらに、出力信号SOUTを第1のデジタル論理レベルにアサートするためにモジュラス制御信号を使用しそして適切な時間で出力信号SOUTをデアサートするために適切なMDSステージを用いる技法は、モジュラス制御信号とMDS出力信号との間の位相関係を必要としない。実現することが困難な位相関係要件の欠如が回路設計を簡単にする。
【0029】
図9Aは、図4のMMDのリタイミング回路149の他の例の詳細図である。図9Aのリタイミング回路149は、順次論理素子177(この場合には、フリップフロップ)、CMOSインバータ178、及び非反転CML−CMOSバッファ(CML-to-CMOS buffer)179を含む。
【0030】
図9Bは、図9Aのリタイミング回路の動作を示す簡略波形図である。モジュラス制御信号MC1Bが時間T1においてローからハイに移行(transitions low-to-high)すると、その信号はCMLからCMOS信号レベルに変換され、そしてフリップフロップ177のクロック入力リード181に供給される。フリップフロップ177のクロック入力リード181上の信号のローからハイへの移行(low-to-high transition)は、フリップフロップ177をD入力リード182上のデジタル論理ロー・レベルにクロックさせる。これは、フリップフロップ177を第1の状態(すなわち、リセット状態)に置き、そしてフリップフロップ177に出力ノード135上のMMD出力信号SOUTをデジタル論理ロー・レベルに強制(force)させる。インバータ178は、時間T3における立上りエッジ出力信号O5がフリップフロップ177のアクテイブ・ロー非同期的セット入力リード(active low asynchronous SET input lead)180に立下りエッジとして供給されるようにMDS出力信号O5を反転する。この信号のロー・レベルがフリップフロップ177を時間T3において第2の状態(すなわちセット状態)置き、そしてMMD出力氏g脳O5をデジタル論理ハイ・レベルに強制する。従って、図9Aのリタイミング回路149の例は、出力信号SOUTを第1のデジタル論理レベル(この場合には、デジタル論理ロー・レベル)にアサートするためにモジュラス制御信号を使用し、そして信号SOUTがほぼ50/50の衝撃係数を有するように適切な時間において出力信号SOUTを第2のデジタル論理レベル(この場合には、デジタル論理ハイ・レベル)にデアサートするために適切なMDSステージ出力信号を使用する同じ技法を利用する。
【0031】
図10は、CML−CMOSバッファ179でなくて、それに代えて図9Aの回路で使用できる差動ラッチの回路図である。“導体185にインピーダンスを供給するためのノード183”と“導体185にインピーダンスを供給するためのノード184”の間のインピーダンスの差は、差動ラッチのMC1B及びMC1入力リード間の差電圧に依存する。例えば、MC1B入力リード上の電圧がMC1ノード上の電圧に対して増加すべき場合には、ノード183上の電圧は減少するであろう。この減少は、Pチャンネル・トランジスタ186のゲート上の電圧を減少させる。Pチャンネル・トランジスタ186は、より多く導電性となされ、これがノード184上の電圧を増加させるであろう。Pチャンネル・トランジスタ186及び187の交差結合性質により、Pチャンネル・トランジスタ186は、Pチャンネル・トランジスタ187よりも多く導電性となされる。 “導体185にインピーダンスを供給するためのノード183”と“導体185にインピーダンスを供給するためのノード184”との間の差は、トランジスタ188及び189の差コンダクタンスの作用を強める。この意味で、この回路はラッチング特性を有すると考えることができる。特定の周波数のMMD出力信号をリタイム(retime)するために約10ミリアンペアの電流を消費したであろう従来のリタイミング回路と比較して、図10の差動ラッチを用いる図9Aのリタイミング回路は、同じMMD出力信号を同期化するために3ミリアンペアより少なく消費するようにシミュレート(simulated)される。差動ラッチは、入力リード190及び191上のCML信号レベルを有する信号を受信し、そしてCMOS論理レベルを有する信号を出力リード192に出力する。
【0032】
図11は、1つの新規な態様による方法のフローチャート図である。分周動作(frequency-dividing operation)を実行するために、マルチモジュラス・デバイダ(MMD)が用いられる(ステップ200)。MMDは、デバイド・バイ・2/3セル(divide-by-2/3 cells)のチェーンを含む。デバイド・バイ・2/3セルのそれぞれは、そのデバイド・バイ・2/3セルが2で割るか3で割るかを制御するそれ自体のモジュラス制御信号に応答する。1つの実例では、図4のMDSステージ142−148はデバイド・バイ・2/3セルである。MMD出力信号SOUTは、順次論理素子を第1の状態に置くためにモジュラス制御信号の1つを使用する(ステップ201)ことによって、そして順次論理素子を第2の状態に置くためにデバイド・バイ・2/3セルを使用する(ステップ202)ことによって生成される。1つの実例では、順次論理素子を第1の状態に置くために用いられるモジュラス制御信号は、図4で識別されたモジュラス制御信号MC1Bであり、そして順次論理素子を第2の状態に置くために用いられる出力信号は、図4で識別された出力信号O5である。順次論理素子が第1の状態にあるときに、順次論理素子が出力信号SOUTを第1のデジタル論理レベルに強制する。順次論理素子が第2の状態にあるときに、順次論理素子は出力信号SOUTを第2のデジタル論理レベルに強制する。マルチモジュラス・デバイダが動作すると、順次論理素子は、SOUT信号が第1及び第2のデジタル論理レベル間で繰り返し移行するように、そして、SOUT信号が約50/50の衝撃係数を有するように、第1の状態にそして第2の状態に交互に置かれる。
【0033】
上記では教示の目的のためにある特定の実施の形態が説明されたが、本特許書類の教示は一般的な適用可能性を有しており、上述さいた特定の実施の形態に限定されるものではない。リタイミング回路の順次論理素子を第1の状態に置くために1つの特定のモジュラス信号MC1Bを用いる1つの実例が提示されているが、モジュラス制御信号の他のもの(例えば、MC0B−MC05のうちの他の1つ)が用いられてもよい。衝撃係数補正信号として1つの特定のMDS出力信号O5を用いる1つの実例が提示されているが、他のMDS出力信号が用いられてもよい。幾つかの適用では、MDS出力信号のうちの複数のものの結合論理関数である衝撃係数補正信号を用いることが望ましいことがありうる。リタイミング回路は、低周波数信号によってクロックされる付加的な信号調整順次論理素子がそれに続いてもよい。上記のリタイミング回路は、それらの順次論理素子としてフロップフリップを使用するが、新規のタイミング回路の他の実施の形態はそれらの順次論理素子としてラッチを用いる。従って、上記実施の形態の種々の特徴の種々の修正、適応、及び組合せが、下記に提示される特許請求の範囲から逸脱することなして実施されうる。
【0034】
関連出願のクロスレファレンス
この出願は、35 U.S.C. 119に基づいて、2006年7月24日に仮出願第60/833,156号の利益を主張し、前記仮出願は参照によりここに取り入れられる。
【技術分野】
【0001】
開示された実施の形態は、マルチモジュラス・デバイダ(multi-modulus dividers)(MMDs)に関する。
【背景技術】
【0002】
携帯電話(cellular telephone)内の受信器及び送信器回路は通常、1つ又は複数の局部発信器を含む。このような局部発信器は、水晶発信器から安定しているが比較的低い周波数の信号(例えば、20MHz)を受信しかつ選択された比較的高い周波数(例えば、900MHz)の出力信号を生成する位相同期ループ(phase-locked loop)(PLL)を含む。PLLの帰還ループは、高い周波数信号を受信しかつそれを分割して水晶発信器からの信号と同じ位相及び周波数を有する低い周波数信号を得る分周器(frequency divider)を含む。
【0003】
ここで“マルチモジュラス・デバイダ”("multi-modulus divider")(MMD)と呼ばれるタイプのデバイダは、分周器を実現するために用いられることが多い。MMDは、高い周波数入力信号SINを受信し、そしてそれを除数値DVで割って低い周波数出力信号SOUTを生成する。MMDは、そのMMDを形成するために一緒にチェーンとされた(chained together)複数のモジュラス・デバイダ・ステージ(MDSs)を含む。各MDS(最後のMDSを除く)は、チェーン(chain)における次のMDSから帰還モジュラス制御信号を受信する。各MDSはまた、モジュラス除数制御信号Sを受信する。特定のMDSに対するモジュラス除数制御信号Sが第1のデジタル論理値を有する場合には、MDSはデバイド・バイ・ツー・モード(divide-by-two mode)で動作し、その他の場合には、MDSは、デバイド・バイ・スリー・モード(divide-by-three mode)で動作する。MMDの種々のMDSステージのモジュラス除数制御信号値Sは、MMDがそれによって割り算する除数値を一緒に決定する。
【0004】
多くのMMD適用において、MMD出力信号は約50パーセントの衝撃係数(duty cycle)を有すべきである。その出力信号はまた、高い周波数MMD入力信号に対して低いジッタ(jitter)を有すべきである。各MDSステージは、ある量のジッタを導入する。MDSステージのカスケーデイング(cascading)により、MMDの種々のMDSステージのジッタが累積する。携帯電話標準を含む1つの携帯電話適用において、最後のMDSの出力をMMD出力として用いると、携帯電話標準によってMMDに課せられるノイズ要件を満たすことができないほどに多い累積ジッタ(accumulated jitter)を生ずることになる。
【0005】
この問題を解決するための1つの従来の方法は、ジッタ低周波数MMD出力信号を高速フリップフロップと同期させる(“リロック”("reclock")させる)ためにジッタ・フリー(jitter-free)高周波数MMDを用いることである。これは、フリップフロップの出力をほとんどジッタ・フリーにする。しかし、この解決法は、高周波数MMD入力信号と低周波数MMD出力信号との間に良く定義された(well-defined)位相関係を一般に必要とする。MMDアーキテクチャのために、除数値DVが大きい場合には、2つの信号の間に十分に一定の位相関係を維持するのは困難でありうる。
【0006】
ジッタ問題を解決するための第2の従来方法は、3つのフリップフロップを含む。第1のフリップフロップは、第1のMDSステージを制御するモジュラス制御信号を高周波数MMD入力信号と同期させる。モジュラス制御信号は、第1のMDSステージが2で割るか3で割るかを決定する信号である。第1のフリップフロップの同期された出力は、第2のフリップフロップのクロック入力に供給される。第2のフリップフロップのD入力は、固定したデジタル論理ハイ値(fixed digital logic high value)を受信して、第1のフリップフロップの同期された出力のエッジが、そのデジタル論理ハイ値を第2のフリップフロップにクロック(clocks)するように結合される。第2のフリップフロップのリセット入力は、MMDの中間におけるMDSsのうちの幾つかから出力される幾つかの信号の論理的組合せであるリセット信号を受信するように結合される。従って、リセット信号は、第2のフリップフロップをデジタル論理ロー(digital logic low)にリセットする。第2のフリップフロップの出力は第3のフリップフロップのD入力に供給され、そして第3のフリップフロップは、第2のフリップフロップの出力を高周波数MMD入力信号と同期させるように高周波数MMD入力信号を用いてクロック(clocked)される。第3のフリップフロップのリセット入力はリセット信号を受信するように結合される。第3のフリップフロップのQ出力は、約50パーセントの衝撃係数を有する所望の低ジッタ低周波数信号を出力する。不都合なことには、この第2の従来の可決法は、3つのフリップフロップのうちの2つが高周波数MMD入力信号によってクロックされているので、大量の電力を消費する。従って、電力消費が望ましくなく高い。
【発明の概要】
【0007】
マルチモジュラス・デバイダ(MMD)は、MMD入力信号を受信し、それを除数値で割り、そしてMMD出力信号SOUTを出力する。MMDは、新規のリタイミング回路(例えば、順次論理要素)及びモジュラス・デバイダ・ステージ(MDSs)のチェーンを含む。各MDSは、入力信号を受信し、それを2又は3で分周し、そしてその結果を出力信号として出力する。各MDSは、MDSを2で割るか又は3で割るかを制御するそれ自体のモジュラス制御信号に応答する。順次論理素子はMMD出力信号SOUTを出力する。チェーンの第1のMDSステージのうちの1つのモジュラス制御信号は、順次論理素子を第1の状態に置くために用いられる。チェーンの中間におけるMDSステージのうちの1つの出力信号は、順次論理素子を第2の状態に置くために用いられる。1つの実例では、順次論理素子はフリップフロップである。モジュラス制御信号は、フリップフロップが“セット”状態となり、そして、出力信号SOUTをデジタル論理ハイ値にアサート(asserts)するようにフリップフロップをセットする。チェーンの中間におけるMDSの出力信号は、フリップフロップが“リセット”状態となり、そして、出力信号SOUTをデジタル論理ロー値にデアサート(deasserts)するように、フリップフロップをリセットする。
【0008】
順次論理素子を第1の状態に置くために用いられるモジュラス制御信号は、MMD入力信号に対して少量の累積ジッタを有することが認められる。モジュラス制御信号は、チェーンにおける早期のMDSのロージッタ(low jitter)出力信号によってゲートされる。このモジュラス制御信号のパルスのエッジはロージッタを有するので、出力信号SOUTの対応するエッジもロージッタを有する。さらに、MDSステージうちの1つの出力信号は、モジュラス制御信号のエッジの間のほぼ中間点に移行することが認められる。従って、この1つのMDSステージ出力信号は、出力信号SOUTが約50/50の衝撃係数を有するように、順次論理素子をモジュラス制御信号の隣接パルスの各対の間のほぼ中間点において第2の状態に置くために用いられる。
【0009】
1つの有益な態様では、出力信号SOUTを生成する順次論理素子は、MMD入力信号の高い周波数ではクロックされない。順次論理素子をセット及びリセットする信号は、MMD入力信号より長い最小パルス幅を有する。従って、新規のリタイミング回路は、MMD出力信号をリタイム(retime)するためにより高い周波数のMMD入力信号を用いる従来のリチアミング回路よりも顕著に少ない電力を消費する。
【0010】
上記は概要であり、従って、必然的に、詳細の単純化、一般化及び省略を含む。従って、当業者は、この概要が例示に過ぎずかつ限定的であることを意味するものではあにことを認識するであろう。専ら請求項によって定義される、ここに記載された装置及び/又は方法の他の態様、発明的特徴、及び利益は、ここに示された非限定的詳細な説明において明らかとなるであろう。
【図面の簡単な説明】
【0011】
【図1】1つの新規な態様によるモバイル通信デバイス(この実例では、携帯電話)の簡略図である。
【図2】図1のモバイル通信デバイス内のRFトランシーバ集積回路の図である。
【図3】図2のRFトランシーバ集積回路における局部発信器の図である。
【図4】図3の局部発信器の分周器(MMD)の図であり、この分周器はマルチモジュラス分周器であり、この図は論理ゲート記号を用いた概念図である。
【図5】セブンステージMMDが所望の除数で割るためにS[6:0]の値はどのような値であるべきかを示す式を示す。
【図6】図4のMMDの1つのMDSの概念図である。
【図7】図4のMMDの動作を示す波形図である。
【図8A】図4のMMDのリタイミング回路(retiming circuit)149の第1の例の図である。
【図8B】図8Aのリタイミング回路がどのようにしてMMD出力信号SOUTを生成するかを示す簡略波形図である。
【図9A】図4のMMDのリタイミング回路149の第2の例の図である。
【図9B】図9Aのリタイミング回路がどのようにしてMMD出力信号SOUTを生成するかを示す簡略波形図である。
【図10】CML−CMOSバッファ(CML-to-CMOS buffer)179ではなくてそれに代えて図9Aの回路で使用できる差動ラッチの回路図である。
【図11】1つの新規の態様による方法のフローチャートである。
【詳細な説明】
【0012】
図1は、1つの新規な態様によるモバイル通信デバイス100の簡略図である。この場合のモバイル通信デバイス100は携帯電話である。携帯電話100は、アンテナ101と、高周波(RF)トランシーバ集積回路102及びデジタル・ベースバンド(digital baseband)集積回路103を含む幾つかの集積回路を含む。デジタル・ベースバンド集積回路103は、主としてデジタル回路及びデジタル・プロセッサを含む。デジタル・ベースバンド(digital baseband)集積回路103の一例は、クウアルカム・インコーポレイテッド(Qualcomm Inc.)から入手可能なMSM6280である。新規なRFトランシーバ集積回路102は、アナログ信号を処理するための回路を含む。
【0013】
図2は、図1のRFトランシーバ集積回路のさらに詳細な図である。受信器“シグナル・チェーン”("signal chain")104は、低ノイズ増幅器(LNA)モジュール105、ミキサ106、ベースバンド・フィルタ107を含む。GSM(Global System for Mobile Communications)モードで受信する場合には、アンテナ101の信号は、スイッチプレクサ108を通り、経路109を通り、SAW110を通り、そしてLNA105に入る。CDMA(符号分割多重アクセス)モードで受信する場合には、アンテナ101の信号は、スイッチプレクサ108を通り、デユプレクサ111を通り、経路112を通り、そしてLNA105に入る。すべてのモードにおいて、LNAは高周波数信号を増幅する。局部発信器(LO)113は、適切な周波数の局部発信器信号をミキサ106に供給し、受信器はこの適切な周波数の信号を受信するように同調される。ミキサ106は、高周波数信号を低周波数信号に復調する。不要な高周波数ノイズはベースバンド・フィルタ107によってフィルタされる。ベースバンド・フィルタ107のアナログ出力は、デジタル・ベースバンド集積回路103におけるアナログ・デジタル変換器に供給される。ADC114はアナログ信号をデジタル化してデジタル情報とし、そのデジタル情報はデジタル・ベースバンド集積回路103におけるデジタル・プロセッサによってさらに処理される。
【0014】
送信器“シグナル・チェーン”("signal chain")115は、ベースバンド・フィルタ115、ミキサ117及び電力増幅器モジュール118を含む。送信されるべきデジタル情報は、デジタル・ベースバンド集積回路103内のデジタル・アナログ変換器(DAC)119によってアナログ信号に変換される。その結果得られるアナログ信号は、RFトランシーバ集積回路102内のベースバンド・フィルタ116に供給される。ベースバンド・フィルタ116は不要の高周波数雑音をフィルタ・アウト(filters out)する。ミキサ117はベースバンド・フィルタ116の出力を高周波キャリアに変調する。局部発信器(LO)120は、局部発信器信号をミキサ117に供給し、高周波キャリアが使用されているチャンネルに対して正しい周波数を有するようにする。ミキサ117の高周波出力は、電力増幅器モジュール118によって増幅される。GSMモードで送信する場合には、電力増幅器モジュール118は、経路121を通り、スイッチプレクサ108を通じてアンテナ101に信号を出力する。CDMAモードで送信する場合には、電力増幅器モジュール118は、経路122を通ってデユプレクサ111に信号を出力する。信号はデユプレクサ111を通り、スイッチプレクサ108を通り、そしてアンテナ101に達する。ノンデユプレクス(non-duplex)(例えば、GSM)及びデユプレクス(例えば、CDMA1X)の両方を許容するデユプレクサ111及びスイッチプレクサを用いることは慣例である。図2の特定の回路は、例示の目的でここに提示された1つの可能は実装にすぎない。
【0015】
局部発信器113及び120の動作が、受信器における局部発信器(LO)113の動作と関連して下記に説明される。図3は、局部発信器113のさらに詳細な図である。局部発信器113は、水晶発信器信号源123及びフラクショナルN位相同期ループ(PLL)124を含む。この実施例では、水晶発信器信号源123は、外部水晶発信器モジュールへの接続である。あるいは、水晶発信器信号源は、RFトランシーバ集積回路102に配置された発信器であり、水晶は集積回路102の外にあるが集積回路102の端子によって発信器に付着される。
【0016】
PLL124は、位相検出器(PD)125、チャージ・ポンプ126、ループ・フィルタ127、電圧制御発信器(VCO)128、信号調節出力デバイダ(signal conditioning output divider)129、及び新規な分周器130(“ループ・デバイダ”("loop divider")と呼ばれる場合もある)を含む。分周器130は、第1の高い周波数F1の分周器入力信号SINを受信し、その信号を除数Dで割り、そして第2の低い周波数F2の分周器出力信号SOUTを出力する。分周器の複数のカウント・サイクル(count cycles)で、PLLがロックされば場合には、F2=F1/Dとなる。ロックされた場合には、SOUT信号の周波数F2及び位相は、水晶発信器信号源123から供給される基準ロック信号の周波数及び位相に整合する。
【0017】
分周器130は、新規マルチモジュラス・デバイダ(MMD)131、加算器132、及びシグマ・デルタ変調器133を含む。マルチモジュラス・デバイダ131は、1つのカウント・サイクルにおいて、入力ノード134における分周器入力信号SINを除数値DVで割り、そして出力ノード135において分周器出力信号SOUTを生成する。除数値DVは、加算器132の第1のデジタル入力ポート136における第1のデジタル値と加算器132の第2のデジタル入力ポートにおける第2のデジタル値との和である。シグマ・デルタ変調器133は、MMDの複数のカウント・サイクルにわたって、F2=F1/Dとなるように、第2のデジタル入力ポート137における値を時間的に変化させる。
【0018】
マルチモジュラス・デバイダのハイレベル説明
図4は、図3の新規なMMD131のさらに詳細な図である。MMD131は、入力バッファ141、7つのマルチモジュラス・デバイダ・ステージのチェーン、及び新規なリタイミング回路149を含む。第1の3つのMDSステ^ジ142−144は、電流モード論理(CML)で実装される。最後の4つのMDSステージ145−148は、相補型金属酸化物半導体(CMOS)論理で実装される。バッファ及びインバータ150−153は、CMOS論理信号及びレベルからCML論理信号及びレベルに変換する。各MDSは入力信号及び周波数を受信し、その信号を2で又は3で割り、そしてその結果を出力信号として出力する。図4において、7つのMDSステージは、DIV23CELL0−DIV23CELL6で示されている。これら7つのMDSステージによって出力される出力信号はそれぞれO0−O6で示されている。図4の各MDSステージは、モジュラス除数制御信号S及び帰還モジュラス制御信号FMCの値に応じて2で割ること又は3で割ることができる。文字FMCは“帰還モジュラス制御”を意味する。全MMD131がそれで割る除数値DVは、7つのSモジュラス除数制御信号S[6:0]の値によって決定される。
【0019】
図5は、MMD131が所望の除数値DVで割るためには、モジュラス除数制御信号S[6:0]はどのようであるべきかを示す式を提示する。例えば、MMD131が181の除数値で割るべき場合には、S[6:1]は[0110101]でなければならない。
【0020】
MDSステージのハイレベル説明
図6は、図4のMMDの第1のMDSステージ142の簡略図である。第1のMDSステージ142は、他のMDSステージ143−148の構成を表わす構成を有する。第1のMDS142は第1のステージ157及び第2のステージ156を含む。第1のステージ157は、Dタイプ・フリップフロップ159、ORゲート160、NORゲート161、及びバッファ150を含む。図8のORゲート160、NORゲート161、及びバッファ150は、図4に示されたORゲート160、NORゲート161及びバッファ150と同じである。1つの実装では、ゲート160及び161の機能性は、フリップフロップ159の回路に取り入れられ、その場合、フリップフロップ159はCMLフリップフロップである。第2のステージ158は、Dタイプ・フリップフロップ162及びNORゲート163を含む。1つの実装では、NORゲート163の機能性は、フリップフロップ162の回路に取り入れられ、その場合、フリップフロップ163はCMLフリップフロップである。
【0021】
MDSステージ142は、入力リード164及び165上で差動入力信号を受信し、そして出力リード166及び167上に差動出力信号O0及びO0Bを出力する。入力リード168は、MDSステージ143から帰還モジュラス制御信号FMC1を受信するための入力リードである。入力リード169は、MDSが“デバイド・バイ・ツー・モード”("divide-by-two mode")になるか又は“デバイド・バイ・スリー・モード”("divide-by-three mode")を決定するモジュラス除数制御信号S[0]を受信するための入力リードである。入力リード170及び171は、第1のステージが状態を変化しない一定のデジタル論理値を出力しているときに、第1のステージ159をパワー・ダウン(powering down)するための信号を受信するために用いられる。この状態において第1のステージ159にパワーを与えないことによって、パワーが節約される。第1のステージ159がパワーダウンされると、その第1のステージ159の出力リードを、フリップフロップ159がパワーを与えられているとすれば、そのフリップフロップ159が出力しているであろう適切なデジタル論理値に結合するためにトランジスタ(図示なし)が用いられる。
【0022】
動作において、モジュラス除数制御信号S[0]がデジタル論理ハイである場合には、MDSステージ142はデバイド・バイ・ツー・モードである。他方、モジュラス除数制御信号S[0]がデジタル論理ローである場合には、MDSは“デバイド・バイ・スリー・モード”である。
【0023】
デバイド・バイ・ツー・モードでは、MDSステージ142は、帰還モジュラス制御信号FMC1のデジタル論理レベルに関係なく、入力信号を2で割る。デジタル論理ハイであるS[0]は、バッファ150にデジタル論理ハイをNORゲート161の最も左の入力リードに供給させる。従って、NORゲート161は、ORゲート160によって出力される信号に関係なく、デイジタル論理ローを出力する。このデジタル論理ロー信号は、“モジュラス制御信号”であるので、MC0Bで示される。デジタル論理ローであるMC0Bは、フリップフロップ159をデジタル論理ロー値に繰り返しクロックさせる。従って、フリップフロップ159によって出力される信号Q1はデジタル論理ロー値のままである。デジタル論理ロー値がNORゲート163の上方入力に存在するから、NORゲート163は、それの下方入力における信号を反転させかつその反転された信号をフリップフロップのD入力リードに供給するように機能する。従って、NORゲート163は、フロップフリップ162のQ出力リードに出力された値を反転させそしてその反転された信号をフリップフロップ162のD入力リードに供給する。従って、フリップフロップ162は、入力信号SINBUFを2で分周するためのトグル・フリップフロップとして機能する。
【0024】
デバイド・バイ・スリー・モードでは、MDSは、フリップフロップ162の状態と帰還モジュラス制御信号FMC1の論理レベルに応じて、2又は3で割る。帰還モジュラス制御信号FMC1及びフリップフロップ162から出力されるQ2B信号の両方がデジタル論理ロー・レベルを有する場合には、MDSは、入力信号SINBUFの3つの後続周期の間、3で割る。FMC1及びQ2Bの両方がデジタル論理ロー値を有する場合には、ORゲート160はデジタル論理ロー値を出力する。従って、NORゲート161の両方の入力がデジタル論理ロー値である。NORゲート161は、モジュラス制御信号MC0Bをデジタル論理ハイ値にアサート(asserts)する。このデジタル論理ハイ値がフリップフロップ159にクロックされる。デジタル論理ハイ値がフリップフロップ159のQ出力リード上に現れると、NORゲート163の出力はローにされる。NORゲート163は、NORゲート163の下方入力リードに供給されるデジタル論理値に関係なく、このデジタル論理ロー値を出力する。フリップフロップ162のD入力リード上のデジタル論理ロー値は、フリップフロップにクロックされ、フリップフロップのトグリング(toggling)時に現在のロー・パルス周期を1つのクロック周期の間だけ実効的に延長する。フリップフロップ162のQ出力のロー値は、ORゲート160が、NORゲート161にモジュラス制御信号MC0Bをデジタル論理ロー・レベルに戻させるデジタル論理ハイ値を出力する。従って、FMC1のロー・パルス(low pulse)が、フリップフロップ162のトグリングに1周期遅延を挿入させる。入力信号SINBUFを2で割ることになる通常のトグル動作と異なり、1周期延長を伴うトグル動作は、入力信号SINBUFを3で実効的に割る。デバイド・バイ・スリー・モードにおいて、MDSが信号FMC1のロー・パルスを受信しない場合には、フリップフロップ159はNORゲート163の上方入力リード163にデジタル論理ローを常に出力し、そして第2のステージのフリップフロップ162はトグルし続けかつデバイド・バイ・ツー動作を行い続ける。従って、モジュラス制御信号MC0Bの値は、MDS142が次のクロック周期の間に2で割るか又は3で割るかを決定する。
【0025】
MMD及びリタイミング回路動作
図7は、図4のMMDの動作を示す波形図である。信号O0−O6は、MDSステージ142−148の出力信号である。信号MC0Bは、図6に関連して上述したモジュラス出力信号である。信号MC0B−MC5B及びMC6は、図4に示されたモジュラス制御信号である。MMD131に供給される入力信号SINは、個々の移行(transitions)が図7の波形図に示されるにはそれの周波数が高すぎるので、ブロックとして表わされている。出力信号SOUTは、新規なリタイミング回路149の出力信号である。DCCで示された信号は、モジュラス制御信号の衝撃係数を補正するために用いられる“衝撃係数補正信号”である。DCC信号の一例はMDS出力信号O5である。
【0026】
図8Aは、図4のMMDのリタイミング回路149の一例のさらに詳細な図である。リタイミング回路149は、インバータ172及びCMOS(相補型金属酸化物半導体)順次論理素子173を含む。この場合の順次論理素子173はDタイプ・フリップフロップである。論理値を反転することに加えて、インバータ172はCML信号レベルからCMOS信号レベルに変換する。図8Aの例では、衝撃係数補正信号は、MDS147から出力される出力信号O5である。
【0027】
図8Bは、図8Aのリタイミング回路149の動作を示す簡略波形図である。モジュラス制御信号MC1Bが時間T1においてハイに移行(transitions high)すると、デジタル論理ロー値がフリップフロップ173の非同期的アクテイブ・ローSET入力リード(asynchronous active low SET input lead)174に供給される。図4の例では、モジュラス制御信号MC1Bは、第2のMDSステージ143内のCM1信号である。モジュラス制御信号MC1Bがハイに移行すると、フリップフロップ173は非同期的に第1の状態(すなわち、セット状態)に置かれる。この状態において、フリップフロップ173は、出力ノード上の信号SOUTをデジタル論理ハイ値にアサートする。次に、時間T3において、MDSステージ147から出力される出力信号O5は,デジタル論理ハイ値に移行(transitions)する。MDSステージ147は、CMOS回路で実現され、そして信号O5はCMOS信号レベルを有する。時間T3における信号O5のローからハイへの信号移行(low-to-high signal transition)は、フリップフロップ173のクロック入力リード175に供給される。ローからハイへの信号移行は、フリップフロップ173をそのフリップフロップ173のD入力リード上のデジタル論旨ロー値にクロックさせる。従って、フリップフロップ173は第2の状態(すなわち、リセット状態)に置かれる。この状態において、フリップフロップ173は、出力ノード135上の信号SOUTをデジタル論理ロー値にデアサート(deasserts)する。信号O5のローからハイへの移行は図7に示されているように(及び図8Bの簡略図に示されているように)モジュラス制御信号MC1Bの隣接したハイ・パルスの間のほぼ中間点で生ずるので、その結果生じるMMD出力信号SOUTは約50/50の衝撃係数を有する。
【0028】
従来のMMDリタイミング回路では、MMDに入る高速MMD入力信号は一般に、MMD出力信号におけるジッタを減少させるようにMMD出力信号を同期化させるために用いられる信号である。その同期化を行うために高速信号を用いることは、リタイミング回路に大量の電力を消費させる。1つの有益な態様では、図4のモジュラス制御信号MC1Bは、所望の出力信号SOUTの周期が移行すべき時点において移行するロー・ジッタ信号(low-jitter signal)であることが認識されている。従って、MC1B信号は、信号SOUTの論理レベルを切替えるために図8Aの回路で用いられる。モジュラス制御信号MC1Bは、出力信号SOUTの各周期の間に2回だけ移行するする。MC1Bモジュラス制御信号は入力信号SINに対してジッタをほとんど有しないので、図8Aのリタイミング回路によって生成される出力信号SOUTの立ち上がりエッジは、MMD131のSIN入力信号に対して低いジッタを有する。MC1Bを生成するMDSステージ、MDS143はMDSステージのチェーンにおける早期のMDSステージであるから、MC1Bはほとんどジッタを有しない。従って、1つの先行MDSステージ、MDSステージ142が存在するだけであるので、先行MDSステージに基因するMC1B信号における累積ジッタは小さい。図8Aの回路は、フロップフロップ又はMMD入力信号SINの高い周波数にクロックされる順次論理素子を含んでいない。フリップフロップ173は、より低い周波数(lower frequency)出力信号SOUTと同じ周波数でクロックされ、従って、入力信号SINのはるかに高い周波数でクロックされる従来のMMDリタイミング回路における順次論理素子より少ないスイッチング電力(switching power)を消費する。MC1Bは、入力信号SINの最短パルスと同じくらい短いパルス幅を有するパルス実質的に有しない。フリップフロップ173はSINより低い周波数でかつSINが有するよりも長い最小パルス幅をもってクロックされうので、フリップフロップ173はCMOS回路で実現できかつ実現される。リタイミング回路の順次論理素子をCMOS回路で実現することによって、リタイミング回路のDC電力消費は、CMLを含む従来のリタイミング回路又は顕著なDC電流ドロー(signi
ficant DC current draw)を有する他の高速順次論理素子と比較して減少される。さらに、出力信号SOUTを第1のデジタル論理レベルにアサートするためにモジュラス制御信号を使用しそして適切な時間で出力信号SOUTをデアサートするために適切なMDSステージを用いる技法は、モジュラス制御信号とMDS出力信号との間の位相関係を必要としない。実現することが困難な位相関係要件の欠如が回路設計を簡単にする。
【0029】
図9Aは、図4のMMDのリタイミング回路149の他の例の詳細図である。図9Aのリタイミング回路149は、順次論理素子177(この場合には、フリップフロップ)、CMOSインバータ178、及び非反転CML−CMOSバッファ(CML-to-CMOS buffer)179を含む。
【0030】
図9Bは、図9Aのリタイミング回路の動作を示す簡略波形図である。モジュラス制御信号MC1Bが時間T1においてローからハイに移行(transitions low-to-high)すると、その信号はCMLからCMOS信号レベルに変換され、そしてフリップフロップ177のクロック入力リード181に供給される。フリップフロップ177のクロック入力リード181上の信号のローからハイへの移行(low-to-high transition)は、フリップフロップ177をD入力リード182上のデジタル論理ロー・レベルにクロックさせる。これは、フリップフロップ177を第1の状態(すなわち、リセット状態)に置き、そしてフリップフロップ177に出力ノード135上のMMD出力信号SOUTをデジタル論理ロー・レベルに強制(force)させる。インバータ178は、時間T3における立上りエッジ出力信号O5がフリップフロップ177のアクテイブ・ロー非同期的セット入力リード(active low asynchronous SET input lead)180に立下りエッジとして供給されるようにMDS出力信号O5を反転する。この信号のロー・レベルがフリップフロップ177を時間T3において第2の状態(すなわちセット状態)置き、そしてMMD出力氏g脳O5をデジタル論理ハイ・レベルに強制する。従って、図9Aのリタイミング回路149の例は、出力信号SOUTを第1のデジタル論理レベル(この場合には、デジタル論理ロー・レベル)にアサートするためにモジュラス制御信号を使用し、そして信号SOUTがほぼ50/50の衝撃係数を有するように適切な時間において出力信号SOUTを第2のデジタル論理レベル(この場合には、デジタル論理ハイ・レベル)にデアサートするために適切なMDSステージ出力信号を使用する同じ技法を利用する。
【0031】
図10は、CML−CMOSバッファ179でなくて、それに代えて図9Aの回路で使用できる差動ラッチの回路図である。“導体185にインピーダンスを供給するためのノード183”と“導体185にインピーダンスを供給するためのノード184”の間のインピーダンスの差は、差動ラッチのMC1B及びMC1入力リード間の差電圧に依存する。例えば、MC1B入力リード上の電圧がMC1ノード上の電圧に対して増加すべき場合には、ノード183上の電圧は減少するであろう。この減少は、Pチャンネル・トランジスタ186のゲート上の電圧を減少させる。Pチャンネル・トランジスタ186は、より多く導電性となされ、これがノード184上の電圧を増加させるであろう。Pチャンネル・トランジスタ186及び187の交差結合性質により、Pチャンネル・トランジスタ186は、Pチャンネル・トランジスタ187よりも多く導電性となされる。 “導体185にインピーダンスを供給するためのノード183”と“導体185にインピーダンスを供給するためのノード184”との間の差は、トランジスタ188及び189の差コンダクタンスの作用を強める。この意味で、この回路はラッチング特性を有すると考えることができる。特定の周波数のMMD出力信号をリタイム(retime)するために約10ミリアンペアの電流を消費したであろう従来のリタイミング回路と比較して、図10の差動ラッチを用いる図9Aのリタイミング回路は、同じMMD出力信号を同期化するために3ミリアンペアより少なく消費するようにシミュレート(simulated)される。差動ラッチは、入力リード190及び191上のCML信号レベルを有する信号を受信し、そしてCMOS論理レベルを有する信号を出力リード192に出力する。
【0032】
図11は、1つの新規な態様による方法のフローチャート図である。分周動作(frequency-dividing operation)を実行するために、マルチモジュラス・デバイダ(MMD)が用いられる(ステップ200)。MMDは、デバイド・バイ・2/3セル(divide-by-2/3 cells)のチェーンを含む。デバイド・バイ・2/3セルのそれぞれは、そのデバイド・バイ・2/3セルが2で割るか3で割るかを制御するそれ自体のモジュラス制御信号に応答する。1つの実例では、図4のMDSステージ142−148はデバイド・バイ・2/3セルである。MMD出力信号SOUTは、順次論理素子を第1の状態に置くためにモジュラス制御信号の1つを使用する(ステップ201)ことによって、そして順次論理素子を第2の状態に置くためにデバイド・バイ・2/3セルを使用する(ステップ202)ことによって生成される。1つの実例では、順次論理素子を第1の状態に置くために用いられるモジュラス制御信号は、図4で識別されたモジュラス制御信号MC1Bであり、そして順次論理素子を第2の状態に置くために用いられる出力信号は、図4で識別された出力信号O5である。順次論理素子が第1の状態にあるときに、順次論理素子が出力信号SOUTを第1のデジタル論理レベルに強制する。順次論理素子が第2の状態にあるときに、順次論理素子は出力信号SOUTを第2のデジタル論理レベルに強制する。マルチモジュラス・デバイダが動作すると、順次論理素子は、SOUT信号が第1及び第2のデジタル論理レベル間で繰り返し移行するように、そして、SOUT信号が約50/50の衝撃係数を有するように、第1の状態にそして第2の状態に交互に置かれる。
【0033】
上記では教示の目的のためにある特定の実施の形態が説明されたが、本特許書類の教示は一般的な適用可能性を有しており、上述さいた特定の実施の形態に限定されるものではない。リタイミング回路の順次論理素子を第1の状態に置くために1つの特定のモジュラス信号MC1Bを用いる1つの実例が提示されているが、モジュラス制御信号の他のもの(例えば、MC0B−MC05のうちの他の1つ)が用いられてもよい。衝撃係数補正信号として1つの特定のMDS出力信号O5を用いる1つの実例が提示されているが、他のMDS出力信号が用いられてもよい。幾つかの適用では、MDS出力信号のうちの複数のものの結合論理関数である衝撃係数補正信号を用いることが望ましいことがありうる。リタイミング回路は、低周波数信号によってクロックされる付加的な信号調整順次論理素子がそれに続いてもよい。上記のリタイミング回路は、それらの順次論理素子としてフロップフリップを使用するが、新規のタイミング回路の他の実施の形態はそれらの順次論理素子としてラッチを用いる。従って、上記実施の形態の種々の特徴の種々の修正、適応、及び組合せが、下記に提示される特許請求の範囲から逸脱することなして実施されうる。
【0034】
関連出願のクロスレファレンス
この出願は、35 U.S.C. 119に基づいて、2006年7月24日に仮出願第60/833,156号の利益を主張し、前記仮出願は参照によりここに取り入れられる。
【特許請求の範囲】
【請求項1】
複数のデバイド・バイ・2/3セルのチェーンを備えており、前記チェーンの各デバイド・バイ・2/3セルは、入力信号を受信しかつ出力信号を出力し、前記デバイド・バイ・2/3セルのそれぞれは、該デバイド・バイ・2/3セルが2で割るか又は3で割るかを制御するモジュラス制御信号に対応する、
順次論理素子を備えており、前記モジュラス制御信号の1つにおける変化が前記順次論理素子を第1の状態に置かせ、前記出力信号の1つにおける変化が前記順次論理素子を第2の状態に置かせる、マルチモジュラス・デバイダ(MMD)。
【請求項2】
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記1つは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項3】
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記1の反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項4】
前記順次論理素子は入力リードを有し、前記出力信号の前記1つは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項5】
前記順次論理素子は入力リードを有し、前記出力信号の前記1つの反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項6】
差動ラッチであって、入力リード及び出力リードを有し、前記入力リードは前記モジュラス制御信号の前記1つを受信するように結合され、前記差動ラッチの前記出力リードは前記順次論理素子の入力リードに結合される、差動ラッチをさらに備える、請求項1のMMD。
【請求項7】
前記順次論理素子は出力リードを有し、前記順次論理素子は前記出力リードに対してMMD出力信号を出力し、前記MMD出力信号は約50/50の衝撃係数を有する、請求項1のMMD。
【請求項8】
前記モジュラス制御信号の前記1つは、前記デバイド・バイ・2/3セルの1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項1のMMD。
【請求項9】
前記MMDは周波数Fを有するMMD入力信号を受信し、前記MMD入力信号を分周し、そしてMMD出力信号を出力する、前記MMD入力信号はデバイド・バイ・2/3セル DIV23CELL0に受信され、前記順次論理素子はFに等しい又はFより大きい周波数の信号を受信しない、請求項1のMMD。
【請求項10】
前記MMDの第1の部分はCML(電流モード論理)論理回路で実現され、前記MMDの第2の部分はCMOS(相補型金属酸化物半導体)論理回路で実現され、前記順次論理素子はCMOS論理回路で実現される、請求項1のMMD。
【請求項11】
(a)分周動作を実行するためにデバイド・バイ・2/3セルを使用すること、この場合、各デバイド・バイ・2/3セルは入力信号を受信しかつ出力信号を出力する、前記デバイド・バイ・2/3セルのそれぞれは、該デバイド・バイ・2/3セルが2で割るか又は3で割るかを制御するモジュラス制御信号に応答する、
(b)順次論理素子を第1の状態に置くために前記モジュラス制御信号の1つを使用すること、
(c)前記順次論理素子を第2の状態に置くために前記出力信号の1つを使用すること、
を備える方法。
【請求項12】
ステップ(b)において使用される前記1つのモジュラス制御信号は、前記デバイド・バイ・2/3セルの第1の1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項11の方法。
【請求項13】
ステップ(b)において使用される前記1つのモジュラス制御信号は、前記デバイド・バイ・2/3セルの第2の1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項11の方法。
【請求項14】
ステップ(b)は、前記モジュラス制御信号の前記1つを前記順次論理素子の第1の入力リードに供給することを含み、ステップ(c)は、前記出力信号の前記1つを前記順次論理素子の第2の入力リードに供給することを含む、請求項11の方法。
【請求項15】
ステップ(b)は、第1のデジタル論理レベルから第2のデジタル論理レベルへの前記モジュラス制御信号の前記1つの移行に応答して前記順次論理素子を前記第1の状態に置くことを含む、請求項11の方法。
【請求項16】
ステップ(c)は、第1のデジタル論理レベルから第2のデジタル論理レベルへの前記出力信号の前記1つの移行に応答して前記順次論理素子を前記第2の状態に置くことを含む、請求項11の方法。
【請求項17】
デバイダを形成するモジュラス・デバイダ・ステージのチェーンを備え、前記デバイダは出力信号を出力するために選択可能な除数値で入力信号を割ることができ、前記モジュラス・デバイダ・ステージのそれぞれはデバイド・バイ・ツー動作又はデバイド・バイ・スリー動作を実行する、
出力信号を生成するための手段を備え、前記出力信号は約50パーセントの衝撃係数を有し、前記手段はモジュラス制御信号を前記チェーンから受信しかつ前記モジュラス制御信号に応答して前記出力信号にデジタル論理レベルを移行させる、回路。
【請求項18】
前記入力信号は第1のパルス幅のパルスを有し、前記モジュラス制御信号は前記第1のパルス幅と同じくらい短いパルス幅を有するパルスを実質的に有しない、請求項17の回路。
【請求項19】
前記入力信号は周波数Fを有し、前記出力信号を生成するための手段はF以上の周波数を有する信号を受信しない、請求項17の回路。
【請求項20】
前記モジュラス制御信号は、前記出力信号の各周期の間に2回だけ移行する、請求項17の回路。
【請求項21】
前記出力信号を生成するための手段は、前記出力信号の各周期の間に2回より多く移行する信号を受信しない、請求項17の回路。
【請求項1】
複数のデバイド・バイ・2/3セルのチェーンを備えており、前記チェーンの各デバイド・バイ・2/3セルは、入力信号を受信しかつ出力信号を出力し、前記デバイド・バイ・2/3セルのそれぞれは、該デバイド・バイ・2/3セルが2で割るか又は3で割るかを制御するモジュラス制御信号に対応する、
順次論理素子を備えており、前記モジュラス制御信号の1つにおける変化が前記順次論理素子を第1の状態に置かせ、前記出力信号の1つにおける変化が前記順次論理素子を第2の状態に置かせる、マルチモジュラス・デバイダ(MMD)。
【請求項2】
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記1つは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項3】
前記順次論理素子は入力リードを有し、前記モジュラス制御信号の前記1の反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項4】
前記順次論理素子は入力リードを有し、前記出力信号の前記1つは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項5】
前記順次論理素子は入力リードを有し、前記出力信号の前記1つの反転バージョンは前記入力リードによって前記順次論理素子に供給される、請求項1のMMD。
【請求項6】
差動ラッチであって、入力リード及び出力リードを有し、前記入力リードは前記モジュラス制御信号の前記1つを受信するように結合され、前記差動ラッチの前記出力リードは前記順次論理素子の入力リードに結合される、差動ラッチをさらに備える、請求項1のMMD。
【請求項7】
前記順次論理素子は出力リードを有し、前記順次論理素子は前記出力リードに対してMMD出力信号を出力し、前記MMD出力信号は約50/50の衝撃係数を有する、請求項1のMMD。
【請求項8】
前記モジュラス制御信号の前記1つは、前記デバイド・バイ・2/3セルの1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項1のMMD。
【請求項9】
前記MMDは周波数Fを有するMMD入力信号を受信し、前記MMD入力信号を分周し、そしてMMD出力信号を出力する、前記MMD入力信号はデバイド・バイ・2/3セル DIV23CELL0に受信され、前記順次論理素子はFに等しい又はFより大きい周波数の信号を受信しない、請求項1のMMD。
【請求項10】
前記MMDの第1の部分はCML(電流モード論理)論理回路で実現され、前記MMDの第2の部分はCMOS(相補型金属酸化物半導体)論理回路で実現され、前記順次論理素子はCMOS論理回路で実現される、請求項1のMMD。
【請求項11】
(a)分周動作を実行するためにデバイド・バイ・2/3セルを使用すること、この場合、各デバイド・バイ・2/3セルは入力信号を受信しかつ出力信号を出力する、前記デバイド・バイ・2/3セルのそれぞれは、該デバイド・バイ・2/3セルが2で割るか又は3で割るかを制御するモジュラス制御信号に応答する、
(b)順次論理素子を第1の状態に置くために前記モジュラス制御信号の1つを使用すること、
(c)前記順次論理素子を第2の状態に置くために前記出力信号の1つを使用すること、
を備える方法。
【請求項12】
ステップ(b)において使用される前記1つのモジュラス制御信号は、前記デバイド・バイ・2/3セルの第1の1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項11の方法。
【請求項13】
ステップ(b)において使用される前記1つのモジュラス制御信号は、前記デバイド・バイ・2/3セルの第2の1つが2で割るか又は3で割るかを制御するモジュラス制御信号である、請求項11の方法。
【請求項14】
ステップ(b)は、前記モジュラス制御信号の前記1つを前記順次論理素子の第1の入力リードに供給することを含み、ステップ(c)は、前記出力信号の前記1つを前記順次論理素子の第2の入力リードに供給することを含む、請求項11の方法。
【請求項15】
ステップ(b)は、第1のデジタル論理レベルから第2のデジタル論理レベルへの前記モジュラス制御信号の前記1つの移行に応答して前記順次論理素子を前記第1の状態に置くことを含む、請求項11の方法。
【請求項16】
ステップ(c)は、第1のデジタル論理レベルから第2のデジタル論理レベルへの前記出力信号の前記1つの移行に応答して前記順次論理素子を前記第2の状態に置くことを含む、請求項11の方法。
【請求項17】
デバイダを形成するモジュラス・デバイダ・ステージのチェーンを備え、前記デバイダは出力信号を出力するために選択可能な除数値で入力信号を割ることができ、前記モジュラス・デバイダ・ステージのそれぞれはデバイド・バイ・ツー動作又はデバイド・バイ・スリー動作を実行する、
出力信号を生成するための手段を備え、前記出力信号は約50パーセントの衝撃係数を有し、前記手段はモジュラス制御信号を前記チェーンから受信しかつ前記モジュラス制御信号に応答して前記出力信号にデジタル論理レベルを移行させる、回路。
【請求項18】
前記入力信号は第1のパルス幅のパルスを有し、前記モジュラス制御信号は前記第1のパルス幅と同じくらい短いパルス幅を有するパルスを実質的に有しない、請求項17の回路。
【請求項19】
前記入力信号は周波数Fを有し、前記出力信号を生成するための手段はF以上の周波数を有する信号を受信しない、請求項17の回路。
【請求項20】
前記モジュラス制御信号は、前記出力信号の各周期の間に2回だけ移行する、請求項17の回路。
【請求項21】
前記出力信号を生成するための手段は、前記出力信号の各周期の間に2回より多く移行する信号を受信しない、請求項17の回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10】
【図11】
【公表番号】特表2009−545252(P2009−545252A)
【公表日】平成21年12月17日(2009.12.17)
【国際特許分類】
【出願番号】特願2009−521963(P2009−521963)
【出願日】平成19年7月24日(2007.7.24)
【国際出願番号】PCT/US2007/074257
【国際公開番号】WO2008/014282
【国際公開日】平成20年1月31日(2008.1.31)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成21年12月17日(2009.12.17)
【国際特許分類】
【出願日】平成19年7月24日(2007.7.24)
【国際出願番号】PCT/US2007/074257
【国際公開番号】WO2008/014282
【国際公開日】平成20年1月31日(2008.1.31)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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