【課題】 直流レベルで６０ｄＢ程度の積分器ゲインを確保できる集積回路化されたトランスコンダクタンスアンプを提供する。
【解決手段】 Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８のドレインにはそれぞれ同じＰチャネル型のＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａが接続され、これらのＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａのゲートが共通に接続されるとともに、このＭＯＳＦＥＴＭ７ＡのドレインがＮチャネル型のＭＯＳＦＥＴＭ５Ａを介してＭＯＳＦＥＴＭ５のドレインと接続されている。ＭＯＳＦＥＴＭ８Ａのドレインは、出力端子１２に接続されるとともに、Ｎチャネル型のＭＯＳＦＥＴＭ６Ａを介してＭＯＳＦＥＴＭ６のドレインと接続されている。また、キャパシタＣ２，Ｃ３はＭＯＳＦＥＴＭ３，Ｍ４のゲート−ソース間容量を増加させ、発振を防止するために接続されている。 （もっと読む）

【課題】 差動増幅器で発生するオフセットの影響を排除でき、収率に優れかつ低消費電流で大電流駆動能力を有したプッシュプル増幅器の提供
【解決手段】この発明は、差動増幅器１と、差動増幅器２と、Ｐ型のＭＯＳトランジスタ３およびＮ型のＭＯＳトランジスタ４からなる出力増幅部１５と、オフセット制御部１７とを備えている。差動増幅器１は、オフセット電圧を調整するためのオフセット調整端子１０を有する。オフセット制御部１７は、差動増幅器１と差動増幅器２の出力電位差を基準電圧になるように制御するものであり、差動増幅器１の出力電圧と差動増幅器２の出力電圧との減算を行う減算回路１１と、減算回路１１の出力電圧と基準電圧Ｖｒｅｆとの減算を行う減算回路１３と、減算回路１３の出力電圧を増幅する増幅回路１４とを備え、増幅回路１４の出力を差動増幅器１のオフセット調整端子１０に供給するようになっている。 （もっと読む）

【課題】 縦二段積みの差動増幅回路を構成した場合に、最適なバイアス調整を行って、安定した出力特性を得る。
【解決手段】 ゲートに互い差動入力が入力されるＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２を電源２間にＰチャンネル電界効果トランジスタＱ１を正極側として直列に接続すると共に、前記Ｐチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の接続点から出力端子３を導出し、前記接続点と電源２との間にバイアス調整回路４を接続した。バイアス調整回路４はＰチャンネル電界効果トランジスタＱ１及びＮチャンネル電界効果トランジスタＱ２の駆動能力差に応じて電源の正極側及び負極側の何れかに接続する。 （もっと読む）

パルス幅変調信号の量子化におけるフルブリッジ積分ノイズ・シェーピングのためのシステム及び方法が記載されている。フルブリッジ積分ノイズ・シェーピングのための方法は、第一及び第二基準ＰＷＭ信号（４０１，４０２）を受信すること、前記第一及び第二基準ＰＷＭ信号に量子化誤差の補正（５０４）を加算すること、その合計を第一及び第二出力ＰＷＭ信号（４０４，４０５）に量子化すること、フルブリッジ積分ノイズ・シェーピングのアルゴリズムによって、前記第一及び第二基準ＰＷＭ信号、並びに、前記第一及び第二出力ＰＷＭ信号を差動的に積分し、前記量子化誤差の補正を得ること、とを含んでいる。パルス変調信号のフルブリッジ積分ノイズ・シェーピング量子化を実行するための装置は、シングルエンド−差動変換回路（２０３）と、前記シングルエンド−差動変換回路に接続されたフルブリッジＩＮＳ量子化器回路（４０３）と、を含んでいる。
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【課題】 回路を構成するトランジスタの閾値電圧変動に対して、十分動作余裕を有する入力バッファ回路を実現する。
【解決手段】 入力バッファ回路１は、Ｐｃｈ ＭＯＳトランジスタＰ１及び差動増幅部４から構成される差動増幅回路２、ＮＯＲ回路３、及び基準電圧発生部５を有している。Ｐｃｈ ＭＯＳトランジスタＰ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインが差動増幅部４に接続され、ゲートにチップイネーブル信号ＣＮが入力され、このチップイネーブル信号ＣＮの電位が“Ｌｏｗ”の時にオンする。差動増幅部４は、入力信号ＩＮ及び基準電位Ｖｒｅｆを入力して、Ｐｃｈ ＭＯＳトランジスタＰ１がオンした時に入力信号ＩＮの電位と基準電位Ｖｒｅｆとを比較増幅した信号を出力する。ＮＯＲ回路３は、チップイネーブル信号ＣＮ及び差動増幅回路２から出力された信号を入力し、論理演算して出力信号ＯＵＴを出力する。 （もっと読む）

新規な高速分相回路（１００）及び動作方法が開示されている。この高速分相器（１００）は、単一のシングルエンド入力信号から、固有の低いスキュー及び対称出力を伴う差動レイル・トゥ・レイル出力信号を生成する。回路（１００）は、分相入力ステージ（１１０，１３０）と、その後に続く本質的に対称で且つ釣り合いがとれたいくつかの増幅ステージ（１５０，１７０）とを使用する。
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レールツーレール同相モード電圧を有する小さな差動電圧を受けて増幅するための新たな方法および装置を提供する、新規な高速差動レシーバ（１００）が開示される。レシーバの出力信号は、低いスキューと高い対称性を有する差動信号である。この高速差動レシーバ（１００）は、結果として生じる信号が再結合され、標準化され、増幅される前の、差動位相分割方法論に基づく同相モード電圧の標準化に基づいている。方法は、差動信号分割ステージ（１１０）、これに続く同相モード電圧標準化ステージ（１３０）、そして制御された利得のトランスインピーダンスステージ（１５０）の使用と、次いで、対称であり性質的にバランスの取れた１つまたは２つのレールツーレール増幅ステージ（１７０）を用いた増幅と、を含む。
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【課題】高周波で作動でき、電力散逸量が少なく、共通モードの変化に対して耐性を有するレベルシフトデバイスを提供する。
【解決手段】第１電圧レベル（１３）で作動する入力側（１４）と、第２電圧レベル（５３）で作動する出力側（５４）と、入力側と出力側とを接続するレベルシフト回路（４８）とを備え、入力回路は、第１電圧レベルを基準とする入力信号（１４）を受信し、入力信号の変化に対応する出力信号を発生する。レベルシフト回路は、ＭＯＳＦＥＴ（２８）を備え、ＭＯＳＦＥＴのゲートは、入力回路の各出力に接続され、ソース−ドレインパスは、第２電圧と第１電圧の基準との間に結合されている。出力側は、微分回路トポロジー（５０）を有し、入力信号の変化を対応する信号をサンプリングし、その変化の間のサンプルをホールドする第１回路（５６）と、微分された形態でホールドされたサンプル信号を受信して、シングルエンド形態に変換する出力回路（５４）を有している。 （もっと読む）

本可変利得増幅器回路は、１組のシングルエンド演算増幅器を使用し、差動入力信号の相補（コンプリメンタリ）部分を増幅する。単一の差動増幅器の代わりに２つのシングルエンド増幅器を使用することによって、線形性が著しく改善される。さらに、回路から出力される信号の品質に悪影響を及ぼしがちである、高調波ひずみおよび他の形態の雑音とともに、コモン・モード帰還回路が排除される。
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本発明は、増幅の必要がないくらい十分に大きな値のΔＶ_ｂｅを供給するように適合された、したがって、オフセット成分が生じないバンドギャップ電圧基準回路を抵抗する。本発明では、トランジスタの３つのペアの積層された配列を使用することで、回路内の複数の抵抗器に対する要件を低減するので、抵抗器の整合および値による誤差を最小にすることができる。電圧曲率（curvature）を低減するための内蔵回路は、低いオフセット感度を有する回路と、曲率（curvature）補正が提供されるという効果を備えて提供される。
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【課題】増幅器の出力部及びバイアシング部にオフセット電圧を補償するトランジスタをそれぞれ備えることで、出力端を通じて出力される出力電圧のオフセット偏差を相殺することができる増幅器と、これを有するデータドライバ及び表示装置を提供する。
【解決手段】バイアシング部は、第１電源電圧及び第２電源電圧に基づいて第１バイアス電流及び第２バイアス電流を供給し、第１差動増幅部は、外部から入力電圧が印加されることによって、第１バイアス電流に基づいて第１増幅電圧を出力し、第２差動増幅部は、入力電圧が印加されることによって、第２バイアス電流に基づいて第２増幅電圧を出力する。出力部は、第１増幅電圧及び第１電源電圧に基づいて第２電源電圧をプルダウン出力し、第２増幅電圧及び第２電源電圧に基づいて第１電源電圧をプルアップ出力する。 （もっと読む）

第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

光学的受信パルス列を電気的出力パルス列に変換する方法および装置に関する本発明は、光学的受信パルス列を電気的出力パルス列に変換する方法および関連する回路装置をもたらすという課題に基づく。これにより、伝送品質の改善と待ち時間の短縮が達成される。本発明によると、この課題は、方法に関して、電圧パルス列を制御して第１の電圧パルス列に変換することと、第１の電圧パルス列の振幅が制御可能に制限されることによって第２の電圧パルス列に変換されることと、第１の振幅値よりも小さい第２の電圧パルス列の振幅に依存して、第２の電圧パルス列の静的オフセットがなく、かつ、第１の振幅値よりも大きい第２の振幅値よりも大きい第３の電圧パルス列が生成され、動的オフセットがない第３の電圧パルス列が生成されることと、パケットポーズの出現時、第３の電圧パルス列の振幅がゼロにセットされることと、第３の電圧パルス列から出力パルス列が生成されることとによって解決される。
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入力信号を受信するための第１の差動入力を有するＮＭＯＳトランジスタ・ダブレットと入力信号を受信するための第２の差動入力を有するＰＭＯＳトランジスタ・ダブレットとを有する入力ステージ（６１）を備える装置（８０）。この装置（８０）は、さらに、アナログ入力信号を受信し、アナログ入力信号を第１の差動入力または第２の差動入力に選択的に向けるための切換え手段を備える。この手段は、ＮＭＯＳトランジスタ・ダブレットの相互コンダクタンスとＰＭＯＳトランジスタ・ダブレットの相互コンダクタンスとの比が一定に保たれるように、切換え信号（φ，φバー）によって制御される。
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