【課題】外部より受信した符号化信号からクロック信号を適切に抽出する。
【解決手段】伝送対象のデジタル信号をクロック信号に基づいて符号化した符号化信号を受信して当該符号化信号から前記クロック信号を抽出するクロック抽出回路において、受信した前記符号化信号の立ち上がりエッジ及び立ち下がりエッジを検出して当該検出した旨を示すエッジ検出パルスを生成するエッジ検出部と、前記受信した符号化信号の一周期毎に生成される前記エッジ検出パルスに基づいて、前記一周期毎の前記エッジ検出パルスの生成を契機として位相反転されるマスク信号を生成するマスク信号生成部と、制御可能な遅延時間分、前記マスク信号を遅延させたマスク遅延信号を生成するマスク信号遅延部と、前記マスク遅延信号のエッジに基づいて前記クロック信号を生成するクロック生成部と、前記生成されたクロック信号のデューティ比を所定値に設定すべく、前記マスク信号遅延部の遅延時間を制御する遅延制御部と、を有する。 （もっと読む）

【目的】方形波または三角波を元の波形に加算することにより、任意の伝送線路に対して
損失の補償を行なうことが可能なドライバ回路を提供する。
【構成】信号発生器１と、方形波のパルス幅データ、振幅データを格納するレジスタ２と
、レジスタ２に格納したパルス幅データ、振幅データに従って方形波を生成する方形波発
生器３、方形波発生器４および方形波発生器５と、信号発生器１の出力１ａと方形波発生
器３の出力３ａと方形波発生器４の出力４ａと方形波発生器５の出力５ａとを加算する加
算器６と、加算器６の出力６ａを増幅する増幅回路７とを有し、方形波パルスを信号波形
に加算することにより伝送線路の損失を補償する。 （もっと読む）

【課題】検証テストベンチにおいて、非同期の高速シリアルインターフェース回路が存在する場合でも、高速シリアルバスモデルを容易に作成できるようにするとともに、精度を低下させることなく検証を行う。
【解決手段】テストベンチ１のシリアルテストシナリオ８で、高速シリアルバスモデル５を制御し、非同期の高速シリアルバスを模擬する。高速シリアルバスモデル５は、検証対象回路であるASIC２の基準クロック信号を受信クロック信号として取り込む。受信クロック信号と非同期の独立クロックを生成して、これに基づき、送信クロック信号を生成する。ASIC２では本来共通である受信クロック信号と送信クロック信号とを別々にすることにより、任意の送信タイミングを容易に設定できるようにする。 （もっと読む）

【課題】入力されるデジタル信号の周波数が規定より高い場合であっても温度センサーを用いずに消費電力を抑制し、温度が保証範囲を超えない高速デジタル信号受信装置を提供することを目的とする。
【解決手段】高速デジタル信号受信装置１００がオンのときに、異常動作検出手段１０２の出力に異常がない場合はそのまま受信動作を継続するが、異常が検出された場合は高速デジタル信号受信装置１００を一定時間オフする。 （もっと読む）

【課題】簡単な構成で、少ない損失電力でしかも殊に僅かな所要スペースにおいてコスト面で有利な実現を可能にする、変成器を介する信号の直流的に分離されたポテンシャルフリー伝送を行うことができる方法および回路を提供する。
【解決手段】変成器Ｌ１，Ｌ２の１次側に、異なっているキーイング比が異なっている信号状態を特徴付けているパルス幅変調された電圧ＳＩＧ１を印加し、２次側で得られる電圧を電子回路を用いてキーイング比に依存している信号電圧に変換し、該信号電圧の大きさが信号状態を表している。 （もっと読む）

【課題】
高温時の振幅低下を防止するドライバ回路を提供する。
【解決手段】
入力信号に対し非線形な電圧電流特性を有するダイオード１６、１７によって信号をクランプして出力する差動プリバッファ回路２２と、差動プリバッファ回路２２の出力信号を増幅して出力する差動出力回路２３を備える。さらに、ダイオード１６、１７と同一の温度係数の電圧電流特性を有するダイオード４３に流す電流に基づいて、ダイオード１６、１７に流す直流電流を制御する温度特性補償回路４４を備える。このような構成のドライバ回路によれば、ダイオード１６、１７の順方向電圧降下の温度特性をキャンセルする電流として、定電流Ｉ１、Ｉ２に対応する電流が温度特性補償回路４４から供給される。 （もっと読む）

【課題】耐ノイズ性の高い差動信号を用いて高速通信、高精度測距等に用いられる短パルスを生成するパルス生成器を提供する。
【解決手段】 本発明のパルス生成器１は、デジタルパターン生成部２、高速差動Ｉ／Ｏ部３、及びＤＣブロック部４から構成される。デジタルパターン生成部２に保存されたパルスパターン情報をもとに、例えば０と１の組み合わせによるパルスパターン５を生成して高速差動Ｉ／Ｏ部３に出力する。高速差動Ｉ／Ｏ部３は、デジタルパターン生成部２から入力したパルスパターン５をもとに差動信号６を生成してＤＣブロック部４に出力する。ＤＣブロック部４では、入力された差動信号６に基づいてパルス信号８を出力する。 （もっと読む）

データ信号とクロック信号の位相差を示す位相差信号を出力する位相比較回路であり、異なる複数の識別レベルを用いてデータ信号の位相を検出し、位相を示す複数の信号を出力する検出部と、検出部から出力される複数の識別レベルに対応する複数の出力信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、位相比較部から出力される複数の位相差信号の全部又は一部を用いて、複数の位相差信号のうちの１つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成する。
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【課題】 適応等化フィルタ回路への入力波形に対して適切な処理を行うことによって、適応等化フィルタ回路の処理結果を、光伝送における理想的な等化結果へと導く波形歪み補償装置を提供する。
【解決手段】 光−電気変換器１０２によって、光ファイバ１０１を通過した光信号が電気信号に変換される。光ファイバ１０１を通過した光信号の波形は一般に歪んでいる。光−電気変換器１０２が出力する電気信号は、波形歪み補償装置１０６に入力される。波形歪み補償装置１０６は、アナログリミッタ１０３、Ａ−Ｄ変換器１０４および適応等化フィルタ回路１０５を含む。アナログリミッタ１０３は、適応等化フィルタ回路１０５に入力される信号の振幅最大値を、基準信号マークレベルと同程度になるように制限する。 （もっと読む）

【課題】擬似差動電流モード受信機が開示される。
【解決手段】擬似差動電流モード受信機は、受信されたデータ電流をバッファリングして、入力インピーダンスは減少させ出力インピーダンスは増加させることによって、バッファリングされたデータ電流を生成するためのレギュレイティドカスコードバッファーを含む。又、信号変換機は、バッファリングされたデータ電流とレファレンス電流の差を示す出力信号を生成する。レファレンス電流も入力インピーダンスは減少させ出力インピーダンスは増加させることによって、レギュレイティドカスコードバッファーによってバッファリングされる。 （もっと読む）

データ信号(D;R、G、B)、特に高速データ信号、例えば高速順次デジタルデータ信号を受信および/または復号し、特に回復するインターフェース回路(100;100')ならびに方法であって、少なくとも1つのサンプリングクロック信号(SC)、特にn個の異なる位相を有する少なくとも1つの多相サンプリングクロック信号(PC[n-1:0])、および/またはデータ信号(D;R、G、B)が遅延され、固定動作周波数に対して構成要素、特にアナログ構成要素を最適化することが可能であるインターフェース回路(100;100')ならびに方法を提供する。サンプリングクロック信号(SC)、特に多相サンプリングクロック信号(PC[n-1:0])が、インターフェース回路(100;100')、特にインターフェース回路(100;100')の入力に供給することのできる少なくとも1つのインターフェースクロック信号(IC)、および/またはデータ信号(D;R、G、B)と非同期である。
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【課題】伝送線路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減し、クロックが重畳されたデータから、クロックを復元することなくデータを正確に復元するデータリカバリ回路及びその方法を提供する。
【解決手段】周波数がf2のクロックを所定位相ずつシフトさせて形成された多相クロックにより、重畳されたクロックの周波数がf1の前記信号をオーバーサンプリングしてオーバーサンプリングデータを取得し、取得された前記オーバーサンプリングデータをディジタル信号処理して前記入力信号に含まれるジッタを低減し、前記ディジタル信号処理したデータから平均的にf1/f2ビットを抽出することにより取得されたデータ列から前記受信データを復元する。 （もっと読む）

【課題】 データ伝送を行なうＩＣチップ間のインターフェースにおける消費電力を最適化する。
【解決手段】 ＩＣチップが印刷基板上に実装され、他のＩＣチップとの電気的な接続がなされた後に、一方のＩＣチップ・インターフェースから他方のＩＣチップへテスト・データの伝送を行ない、受信したテスト信号の判定結果に基づいて、本来のデータ伝送時におけるインターフェースの出力レベルを決定することができる。ＩＣチップの制御部他は、ＣＭＯＳ回路を用いて実装することにより、通常の動作時に消費電力を増やすことはない。 （もっと読む）

【課題】 終端抵抗の装着漏れがあっても、終端抵抗を確実に装着できる接続装置を得る。
【解決手段】 本発明の終端抵抗の接続装置は、本発明の終端抵抗の接続装置は、一方の通信局(110)の終端抵抗が、入側コネクタ(711)に設けた終端抵抗(610) と、出側コネクタ(712)の接点と継電器(310)の接点とを接続した回路に設けた終端抵抗(611)とからなり、他方の通信局(120)の終端抵抗が、入側コネクタ(721)の接点と継電器(320)の接点とを接続した回路に設けた終端抵抗(621)からなり、かつ、一方の通信局(110)の継電器(310)の電源回路が、折返し信号線(500)と他方の通信局(120)の入側コネクタ(721)に設けた折返し配線(500a)とを経由した回路にしたものである。 （もっと読む）

【課題】調歩同期式シリアル通信にて転送されてきたシリアルデータの受信をより確実なものとする。
【解決手段】調歩同期方式の同期用ビットが付与される複数ビットから成るシリアルデータを送受信する調歩同期式シリアル通信装置において、受信したシリアルデータのうち少なくともいずれか一つのビットの開始を示す一方のレベルから他方のレベルへと切り替わった旨の検出を契機として、前記シリアルデータが有する各ビットを一方のレベルから他方のレベルへの切り替わりによって取り込むためのクロック信号が前記一方のレベルを示すとき、当該クロック信号を位相反転させるとともに、当該１ビットを示す期間内に前記他方のレベルから前記一方のレベルへと切り替える。 （もっと読む）

【課題】 ２端子以下の接続によりデータ通信をすることによりシステムを小型化でき、厳密な精度が不要な簡単な回路構成にて、誤動作しにくい安定したデータ通信を可能にすることを課題とする。
【解決手段】 データキャリア駆動装置から信号入力するための信号端子と、デューティ比が異なる部分を有し、かつ全体ではパルス周波数が一定であるパルスを信号端子を介してデータキャリア駆動装置から入力し、そのパルスを基にデータ信号を生成するデータ通信回路とを有するデータキャリア装置が提供される。 （もっと読む）

【課題】 クロック信号線及びデータ信号線以外に信号線を増やすことなく、シリアル通信の同期を可能とする。
【解決手段】 クロック（ＣＬＫ）信号２０２及びコマンド（ＣＭＤ）信号２０３を供給する装置本体１００と、該装置本体にステータス（ＳＴＳ）信号２０４を供給する外部装置２０ｂとの間で、ＣＬＫ信号に同期してシリアル通信を行うときに、装置本体で、ＣＭＤ信号のレベルを変化させて通信の開始を通知し、外部装置では、ＣＭＤ信号から分岐したＣＭＤ割込み信号２０５のレベルの変化を検出して、通信の開始を判断する。 （もっと読む）

【課題】自動試験装置と被測定デバイスとの間におけるクロック同期のための優れた方法を提供する。
【解決手段】本発明は、第１のユニット２１０の第１のクロック信号ＣＬＫ１を第２のユニット１００から受信されたデータ信号Ｄ１に同期させることによるソース同期サンプリングに関し、第１のクロック信号ＣＬＫ１と第２の信号ＤＣＬＫとの間の位相差を測定するステップと、対応するタイミング制御信号ＰＤＳを生成するステップと、タイミング制御信号ＰＤＳに対応して第１のクロック信号ＣＬＫ１のタイミングを調整することにより、調整されたクロック信号ＡＣＬＫ１を生成するステップと、調整されたクロック信号ＡＣＬＫ１を、受信したデータ信号Ｄ１をサンプリングするために用いることにより、サンプリングされたデータＤ１’を生成するステップと、を含む。 （もっと読む）

【課題】 送信信号を伝送する場合、できるだけ信号周波数を低くして他の回路への影響を防止し、またノイズ除去して信号の伝送をなす。
【解決手段】 信号送信側において、信号波形変換回路として機能する分周回路２０を用いて、送信すべき信号を分周して互いに位相が異なる一対の信号Ｑ１，Ｑ２に変換して伝送路を介して送信する。受信側では、信号波形復元回路２１を用いて、当該一対の信号のレベルの組み合わせに応じたレベルを生成して元の信号を復元する。伝送路では、信号の周波数が分周処理により半分に低下するので、他の回路などへの影響が少なくなり、また受信側回路が複数存在する場合にも、送信側から一対の信号を全ての受信側回路へ伝送すればよいので、送信側の出力ピンも大幅に低減する。さらに、分周回路２０内において、ノイズ除去の機能である保護回路２２を付加すれば、ノイズ低減も可能となる。 （もっと読む）

【課題】インピーダンス較正回路とそれを備える集積回路及びそれを利用した出力ドライバのインピーダンス調節方法を提供する。
【解決手段】較正回路、第１レジスタ、及び第２レジスタを備えることを特徴とするインピーダンス調整回路である。較正回路は、較正端子に連結された外部抵抗に内部電圧を供給して基準電流を生成し、基準電流、第１及び第２基準電圧、及び第１及び第２インピーダンス制御信号に応答して第１及び第２較正信号を出力する。第１レジスタは、第１較正信号に応答して第１インピーダンス制御信号のビット値を増減させる。第２レジスタは、第２較正信号に応答して第２インピーダンス制御信号のビット値を増減させる。これにより、出力ドライバにより伝送される信号のスキューを減少させることができる。 （もっと読む）