【課題】ＣＰＵ等の負荷を軽減することができ、かつ緊急処理に対応可能なＵＡＲＴを提供する。
【解決手段】開始ビット検出部１、タイミング制御部２、シフトレジスタ３及び終了ビット検出部４による直列・並列変換手段で、調歩同期方式の入力信号ＩＮを文字単位の並列データに変換し、この並列データをＦＩＦＯバッファ６に格納すると共に、特殊コード検出器８で予め設定した特殊符号であるか否かを判定する。特殊符号の場合、検出信号ＤＥＴに基づいて、割り込み制御部７ＡからＣＰＵへ割り込み要求信号ＩＮＴが出力される。ＣＰＵは、識別レジスタ７ａを参照し、メッセージの区切りであれば読み出し信号ＲＤでＦＩＦＯバッファ６の並列データを読み出す。また、緊急処理の要求であれば直ちに緊急処理を行うことができる。 （もっと読む）

【課題】既存の光通信システムでのサービス提供をそのまま継続させながら、他の通信速度のサービスをも低コストで実現可能とする。
【解決手段】ＯＬＴは、プリアンブルパターンの送出時間を通信速度に応じて変更する。すなわち、プリアンブルパターンの送出時間を通信速度に応じたものとすることにより、それぞれの通信速度に最適な長さのプリアンブルパターンを送出する。こうして異なる通信速度の光信号を同一の光波長により送受信できるようにすることにより、光信号の送受信を行うための光モジュールを１つで済ませることができる。 （もっと読む）

【課題】クロック信号のスペクトラムを拡散することによって電磁放射ノイズを低減する方式を採用した半導体集積回路において、電磁放射ノイズのピーク成分をさらに効果的に低減する。
【解決手段】この半導体集積回路は、クロック信号を周波数変調することによって電磁放射ノイズを低減する半導体集積回路であって、所定の周波数を有するクロック信号を周波数変調することにより、第１の変調幅を有する第１の変調クロック信号を生成する第１の変調回路１０と、第１の変調クロック信号をさらに周波数変調することにより、第１の変調幅よりも大きい第２の変調幅を有する第２の変調クロック信号を生成する第２の変調回路２０とを具備する。 （もっと読む）

【課題】 シリアル転送においてスレーブデバイスの転送速度を考慮不要とする。
【解決手段】 マスタデバイス10とスレーブデバイス21〜2Nの間が各１本の転送クロックＣとシリアルデータ信号Ｄとクロックウエイト信号Ｗで接続される。転送クロックはマスタデバイスから送出され各スレーブデバイスに送出され、シリアルデータ信号はマスタデバイスと各スレーブデバイスとの間で転送クロックに同期してビットシリアルにデータを送受信する。クロックウエイト信号w1〜wNは各スレーブデバイスにおいて次の転送準備が完了していない場合に転送クロックの反転時を延長させるためにオープンドレイン接続で送出され、プルアップ抵抗Ｒに接続されて一つのクロックウエイト信号Ｗに集約されマスタデバイスに入力する。 （もっと読む）

【課題】 分散処理システムにおいて、システム全体にクロック専用線によりクロック配信を行うと、クロック配線数が増大する。
【解決手段】 マスターシステムが同期用フレーム送信要求をクライアントシステムに同時に配信し、クライアントシステムは同期用フレーム送信要求に従い、マスターシステムへ送信する同期用フレーム長を可変とすることによりクロックずれが吸収し、システム全体で同期確立を可能とする。また、同期用フレーム送信要求及び、同期用フレームの転送に、データの送受信制御を行う制御線を用いることにより、クロック専用線を配置する必要性を無くす。 （もっと読む）

電子装置には、各々がいくつかのタイム・スロット（ＳＬ）に分割されているフレーム（ＦＲ）に基づいて、少なくとも一次データおよび二次データ（ＩＳＯＣ，ＢＥ）を通信するための複数の機能ユニット（１〜１０）と、少なくとも１つの第１のクロック・ドメインのうちの複数の機能ユニット（１〜１０）のうちの１つから少なくとも一次データおよび二次データ（ＩＳＯＣ，ＢＥ）を受信するための関連する受信機ポート・ユニット（ＲＸ_１，ＲＸ_２，…，ＲＸ_ｋ）、および少なくとも１つの第２のクロック・ドメインのうちの複数の機能ユニット（１〜１０）のうちの別の１つに少なくとも一次データおよび二次データ（ＩＳＯＣ，ＢＥ）を送信するための関連する送信機ポート・ユニット（ＴＸ_１，ＴＸ_２，…，ＴＸ_ｋ）を有する少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）を有する、機能ユニット（１〜１０）を結合するための少なくとも１つのネットワーク・ノード（Ｓ１〜Ｓ４）が設けられる。少なくとも１つの第２のクロック・ドメインは、少なくとも１つの第１のクロック・ドメインと異なる。時間表示レジスタ（ｔ［ｐｏｒｔ］）は、少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）のうちの１つに関連する受信機ポート・ユニット（ＲＸ_１，ＲＸ_２，…，ＲＸ_ｋ）を経由して受信されているフレーム、および少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）のうちの１つに関連する送信機ポート・ユニット（ＴＸ1，ＴＸ_２，…，ＴＸ_ｋ）を経由して送信されているフレームの相対的な時間位置に関する情報を記憶するために提供され、時間表示レジスタ（ｔ［ｐｏｒｔ］）は少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）のうちの１つに関連する受信機ポート・ユニット（ＲＸ_１，ＲＸ_２，…，ＲＸ_ｋ）を経由して受信されている少なくとも一次データおよび／または二次データ（ＩＳＯＣ，ＢＥ）に従って更新される。タイマ管理手段（ＴＭＭ）は少なくとも１つの第１のクロック・ドメインのうちの少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）のうちの１つに関連する受信機ポート（ＲＸ_１，ＲＸ_２，…，ＲＸ_k）を経由して受信された一次データおよび二次データ（ＩＳＯＣ，ＢＥ）を少なくとも監視するため、および時間表示レジスタの値が予定の閾値を超える場合、少なくとも１つの第２のクロック・ドメインのうちの少なくとも１つのポート（Ｐ１，Ｐ２，…，Ｐｋ）のうちの１つに関連する送信機ポート・ユニット（ＴＸ_１，ＴＸ_２，…，ＴＸ_ｋ）を経由して、少なくとも一次データ（ＩＳＯＣ）の伝送を休止するために提供される。
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【課題】ネットワークを介した時間同期化の手法を提案する。
【解決手段】ネットワーク内の受信側装置１３に、同期化可能なクロックを備え、同じ瞬間（または比較的同じ瞬間）に該クロックのすべてによって受信される「インパルス」信号を定期的に送る。インパルス信号は、すべてのクロックにほぼ同時に到達する。送信側装置は、該同期化インパルス信号を受信すると、該送信側装置のエポックタイムスタンプを運ぶデータのパケットを、受信側装置に送信する。該データパケットは、ネットワークを介して該受信側装置へと進み、該受信側装置は、該タイムスタンプを使用して、受信側装置のエポックタイムと送信側装置のエポックタイムとの間の差を計算する。 （もっと読む）

【課題】 低周波数のクロックで高速なパラレル−シリアル変換が可能なパラレル−シリアル変換回路およびパラレル−シリアル変換方法を提供することを目的とする。
【解決手段】ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路であって、パラレルデータを入力する入力部２と、パラレルデータの入力周波数と同じ周波数で、パラレルデータの周期をｎ等分した位相差を持つｎ相のデータクロック群を生成するクロック生成部１と、パラレルデータの各ビットをｎ相のデータクロック群の各位相に同期させ、同期データ群として出力する同期部３と、同期データ群からデータクロック群の状態に対応する同期データを選択し、シリアルデータとして出力する信号選択部４とを備えることにより上記課題を解決する。 （もっと読む）

サーバが，あるオーディオ信号に対応する少なくとも１つのオーディオデータストリームをネットワーク内の２以上のスピーカに配信するようになっている。各スピーカは，前記オーディオデータから前記オーディオ信号を再生するためにそれぞれクロックを有する。各スピーカについて，前記サーバは前記スピーカクロックの実時間レートに対する相対レートを測定し，あるスピーカに与えられる各データストリームについて，前記サーバは前記相対レートによって変更すべき前記オーディオ信号のそれぞれのサンプルを，それぞれの相対レートから決定する。前記ストリームはそれによって変更され，ネットワーク内に送信される。
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【課題】デジタル放送受信時は受信したデータストリームの基準時刻情報に随従したシステムクロックを正確に生成し、ディスク再生時には低ジッター、高ピュリティでかつ周波数変動の極小なシステムクロックを提供する。
【解決手段】データストリーム（ＭＰＥＧ２−ＴＳ）からの時刻基準情報（ＰＣＲ）に同期した同期クロック（ＣＫ１）を生成する第１ＰＬＬ回路（ＰＬＬ１）と、固定クロック（ＣＫ３）を生成する発振器（ＶＸＯ）と、クロック切替信号を出力する制御部（２５）と、前記クロック切替信号によって、前記同期クロックと前記固定クロックを切り替え選択し、選択されたクロックをシステムクロックとして出力するクロック切替部（２１ｇ）とを備える。 （もっと読む）

【課題】基準クロックが断たれても、ＶＣＯのクロック周波数の経年変化特性を補正して高精度の自走クロックを実現出来る周波数補正機能付きクロック供給装置を提供する。
【解決手段】基準クロックが取得出来ている時、ＣＰＵ１０６は位相比較器２より出力される位相誤差情報より、予め計時手段１１０で通知される周期毎にＶＣＯ１０４のクロック周波数の経年変化特性による位相誤差情報を予測して算出し、その位相誤差を補正する制御電圧値を自走ＤＡ設定メモリ１０９に記憶する。基準クロックが断たれると、ＣＰＵ１０６は位相比較器１０２の出力である位相誤差情報を参照せず、代わりに計時手段１１０で通知される周期毎に、対応する位相誤差情報を補正する制御電圧値を自走ＤＡ設定メモリ１０９より読み出してＤＡ変換器１０５に設定することで、ＶＣＯ１０４のクロック周波数の経年変化特性を補正して高精度の自走クロックを実現する事が可能である。 （もっと読む）

【課題】通信リンクを介して、送信ノードと受信ノードとの間で通信を行うデータ通信システムの提供。
【解決手段】送信ノードは、通信リンクの各伝送パスを介して、少なくとも２つのストリーミングデータ信号からのデータを送信するデータ送信手段と、通信リンクを介して、少なくとも２つのベースクロック信号のタイミング情報を送信するタイミング送信手段と、各伝送パスと、対応するベースクロック信号の１つとの間の各関係を特定し、伝送パスをいずれかのベースクロック信号に関連付けるコンフィグレーションデータを送信する。受信ノードは、通信リンクの伝送パスからデータを受信するデータ受信手段と、コンフィグレーションデータに応じてベースクロック信号のタイミング情報を処理し、各伝送パスに対応する各サンプリングクロックを生成する処理手段と、サンプリングクロックを各伝送パスからのデータに関連付け、ストリーミングデータ信号を再生する。 （もっと読む）

【課題】 信号線数を削減するとともに、ノイズや静電気等の外乱に対する信頼性の高いシリアル伝送装置を提供する。
【解決手段】 データ信号またはコマンド信号の送信側回路２から受信側回路３への伝送を開始する前に、データ信号およびコマンド信号を伝送する信号線１４Ｐおよび１４Ｎを用いて、データ信号およびコマンド信号と同じデータ長で、かつ、スタートビットとストップビットとが異なる値からなる同期パターンを伝送する。そして、受信側回路３では、ＰＬＬ１２が、出力信号ＰＬＬ＿ＯＵＴの位相を、受信器１０Ｒによって受信した同期パターンに基づいて制御することにより、出力信号ＰＬＬ＿ＯＵＴの位相を上記データ信号およびコマンド信号の位相に同期させる。 （もっと読む）

【課題】 時刻同期信号を受信するために長い時間待機する必要なく、そのため消費電力量を低く抑える。
【解決手段】 リファレンス端末Ｂ１１は、時刻同期周期Ｔ２７で、送信時間Ｔ２８の時刻同期信号Ｓ１３を連続的に複数配信する。周辺端末Ｂ１５〜Ｂ１８は、最大でも時刻同期信号の送信時間Ｔ２８の２倍の期間をセンシングすることで、時刻同期信号Ｓ１３を受信する。リファレンス端末Ｂ１１が時刻同期信号を連続配信する回数の最適値は、クロック精度や時刻同期周期Ｔ２７、時刻同期信号Ｓ１３の送信時間Ｔ２８に基づいて決定する。 （もっと読む）

【課題】低電力で所要面積が小さく、応用範囲の広い、同期方法と同期回路を提供する。
【解決手段】クロック信号発生しかつデジタルデータストリームに同期させる同期方法には、発振器を用いてクロック信号を発生すること、前記データストリームの一部において遷移を特定すること、および、該特定に応じて、制御回路を用いて前記発振器の状態を変更することにより、前記クロック信号の遷移を、前記データストリームにおいて特定された前記遷移と同期させることが含まれる。そして、前記クロック信号は、前記発振器が前記データのレートより高い周波数で動作している場合も低い周波数で動作している場合のいずれの場合にも、前記データストリームに同期させられる。 （もっと読む）

【課題】各装置間で有線回線を設けることなく、各装置間で同期を取るための技術を提供する。
【解決手段】ＡＣ電源の信号から周波数成分を抽出し（Ｓ４０４）、抽出された信号の周波数成分をあらかじめ定めた周波数に逓倍し（Ｓ４０５・４０６）、逓倍された信号の周波数を、基準クロックの周波数に分周する（Ｓ４０７）。分周された基準クロックの周波数の位相を補正し（Ｓ４０８）、補正された基準クロックを出力し（Ｓ４０９）、あらかじめ定めたフレームの同期処理を行う（Ｓ４１０）。 （もっと読む）

少なくとも１つの入力信号および少なくとも１つの出力をルーティングするルータ（１００）は、少なくとも１つの入力モジュール（４０２_１〜４０２_ｘ）および少なくとも１つの出力モジュール（４０４_１〜４０４_ｙ）からなる。入力モジュールおよび出力モジュールの各々は、部分的には、第１および第２のクロック信号が切り替わったかどうか、に基づいて、第１および第２のクロック信号、および発振器信号の中から、共通の出力クロック信号として選択するための少なくとも１つのクロック・セレクタ回路（５００_１〜５００_ｎ）を備えている。クロック・セレクタ回路は、リダンダンシーを提供し、各モジュール内部の各要素にクロック信号を配信する。
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【課題】 コンピュータマザーボードを待ち時間なしで動作させることができ、コンピュータマザーボードのデータ処理効率を向上させる。
【解決手段】 第１、第２クロックレートを含むクロックレートを持つコンピュータマザーボードで使用される。第１および第２クロックレートは実質的に同期しており、一定の比率がある。コンピュータチップセットは、位相信号の集合を発生できる位相信号生成回路と、第１、第２クロックレートのうち入力信号が参照していない側を参照する出力信号を発生する信号変換論理回路をもつ。マルチプレクサは、第３クロック信号として利用されるべく、第１、第２クロックレートの一方を選択して出力する。 （もっと読む）

【課題】伝送品質を劣化させること無しに伝送容量の増大を図る。
【解決手段】各波長の受信回路１１〜１ｎと変調回路３１〜３ｎとの間に同期用バッファ２１〜２ｎを設ける。またクロック発生部５を設け、互いに位相同期したｎ個のクロックＸを生成する。そして、各受信回路１１〜１ｎからの送信データをそれぞれ同期用バッファ２１〜２ｎに書き込み、これらのデータをクロックＸでそれぞれ読み出すことにより、変調回路３１〜３ｎに与えられる送信データの位相を相互に一致させる。 （もっと読む）

【課題】物理的切替スイッチを使用することなく、バス中継器配下の複数の回路装置のアクセスタイミング及びアドレス範囲をフレキシブルに設定可能なタイミング設定方式を提供する。
【解決手段】プロセッサ（CPU）４からのソフトウエア命令にて、バス中継器１におけるアドレス範囲の設定を任意に行い、設定したアドレス範囲の独立したタイミング設定を行う。バス中継器１は、アドレス保持デコード回路２，タイミング調整回路３及び基本クロック回路６を有する。バス中継器１の配下には、複数の回路装置５ａ−５ｎを有する被コントロール装置群５が設けられている。 （もっと読む）