【課題】
不完全な切断状態の検出まで含めたヒューズの切断判定を高速且つ高精度に行うこと
【解決手段】
本発明に係るヒューズ切断テスト方法は、ヒューズの状態をテストするヒューズ切断テスト方法であって、当該ヒューズに流れる電流の値に基づいて、当該ヒューズの切断、非切断及びその中間の状態のいずれかを判断するヒューズ切断テスト方法。これにより、不完全な切断状態の検出まで含めたヒューズの切断判定を高速且つ高精度に行うことができる。 （もっと読む）

【課題】 製造ばらつきに依存せずに、メモリセルの不良を確実に検出できる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリセル５のビット線ＢＬ，ＮＢＬに接続され、メモリセル５のデータを増幅するセンスアンプ６と、このセンスアンプ６の活性化タイミングを決定する、第一の遅延量と第二の遅延量を有す遅延回路Ｒｄｅ２を備え、遅延回路Ｒｄｅ２に、前記第一の遅延量と前記第二の遅延量のどちらか一方を選択し、遅延回路Ｒｄｅ２の遅延量を決定するセレクタを設け、前記第一の遅延量が前記第二の遅延量よりも大きく設定され、検査時には、前記セレクタにより前記第二の遅延量を選択し、センスアンプ７の活性化タイミングを早める構成とする。 （もっと読む）

【課題】複数の半導体記憶装置が一つのパッケージに搭載された半導体装置において、少ない手間と費用でテストを行う。
【解決手段】 アドレスバス２７、データバス２８、一部のコントロール信号線２５，２６が共通化されたフラッシュメモリ３０とＳＲＡＭ４０が一つのパッケージに搭載され るかまたは、同一チップ上に構成されている半導体装置２０において、フラッシュメモリ３０のライトステートマシン３３をテスト制御回路として用いて ＳＲＡＭ４０のアドレス信号、データ信号、コントロール信号を制御して、フラッシュメモリ３０からＳＲＡＭ４０へのデータ書き込み・読み出しを行って、 ＳＲＡＭ４０のテストを行う。外部のテスタからフラッシュメモリ３０にテストを行うだけで、ＳＲＡＭ４０のテストも行う。 （もっと読む）

【課題】電源電圧を昇圧した内部電圧を降圧することにより、内部電圧を容易にモニターする。
【解決手段】電源電圧を昇圧する昇圧回路１００と、昇圧された第一の内部電圧で駆動する半導体記憶装置１０と、第一の内部電圧をモニターする電圧モニター回路２００とを備え、複数の直列に接続された抵抗を用いて第一の内部電圧を降圧し、測定テスターによって決まる電圧測定範囲内に第一の内部電圧を降圧して電圧モニターすることが可能となる。 （もっと読む）

【課題】メモリー装置においてリファレンス電位の設定を行う場合に、１アドレスずつアクセスしてビット線への取り出し電位分布を調べる必要があるため、リファレンス電位の設定に膨大な時間がかかる。そのため、検査コストが増大し、またメモリー装置の実動作中におけるリファレンス電位の調整が現実的に不可能なので、メモリー装置の信頼性が確保できない。
【解決手段】メモリーセル101〜108から取り出されるビット線BLt[n:0]電位を、平均化する手段131〜134によって平均化し、平均化された電位を用いてリファレンス電位の設定を行う。 （もっと読む）

【課題】弱い書き込みテストモード(WWTM) の設定値を調整又は較正するための改善された手法の提供。
【解決手段】少なくとも１つの実施形態によれば、方法は、回路(101)の基準メモリセル(110)の駆動電流を測定(401)し、基準メモリセルの測定された駆動電流に基づいて、欠陥メモリセルを模倣するために回路の較正メモリセル(120)に供給されるべき駆動電流を決定する(402)ことを含む。方法は更に、較正メモリセルに決定された駆動電流を供給し、較正メモリセルを使用して、欠陥ＲＡＭセルを検出するために弱い書き込みテストにより利用されるべき弱い書き込み強度を決定する(403)ことを含む。 （もっと読む）

【課題】ダミーセルを用いて参照電位を発生する強誘電体記憶装置において、製造が容易であり、かつ適切な値の参照電位を容易に発生させることが可能な強誘電体記憶装置を提供すること。
【解決手段】強誘電体キャパシタを用いたメモリセル(ＭＣ)を配置してなる強誘電体記憶装置であって、上記メモリセルが選択的に接続されるビット線(ＢＬ)と、参照電位を発生させるためのダミーセル(ＤＭ)が選択的に接続されるダミービット線と、を含み、上記ダミービット線が、上記ビット線と略同一の線幅及び線長を有する２つ以上の第１の配線(ＤＢＬ₁，ＤＢＬ₂，…)を相互に接続して構成される、強誘電体記憶装置。 （もっと読む）

【課題】 データ保持回路が保持するデータ状態をコマンド入力により外部に出力可能とした不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの読み出し又は書き込みデータを保持するデータ保持回路と、前記データ保持回路に接続されてデータ保持回路が保持するデータの“０”又は“１”のビット数を検出するデータビット検出回路と、データ書き込み、消去及び読み出しの制御を行うと共に、前記データビット検出回路により検出されたビット数データが転送保持されるデータビットレジスタを備えて、コマンド入力により前記データビットレジスタが保持するビット数データを入出力端子に出力する内部コントローラと、を有する。
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