【課題】エラー訂正回路の動作に起因して発生する消費電力の低減を図る。
【解決手段】プラグインカード収容装置は、受信した入力データを格納するメモリと、前記メモリに電気的に接続可能に設けられ、前記メモリから出力された前記入力データのエラーを訂正するエラー訂正回路とを含むプラグインカードと、前記プラグインカードが実装される装置本体と、前記装置本体に実装された前記プラグインカードに備えられる前記メモリのエラー率に基づいて前記プラグインカードの信頼性指標値を算出し、算出した前記信頼性指標値が基準値に近づくように、前記エラー訂正回路を前記メモリに電気的に接続するかどうかを決定するプロセッサとを有する。 （もっと読む）

【課題】コンピュータシステムのメモリ部の障害の被疑部位を高速かつ正確に特定する診断装置を提供する。
【解決手段】コンピュータシステム１００のメモリ部３にアクセスしてエラーが発生した際に、診断装置１０は、エラー発生時のメモリ読み出しアドレスおよびメモリ読み出しデータのエラービットをそれぞれ読み出しアドレス保持回路１５およびエラービット保持回路１２に保持し、診断読み出しアドレス生成回路１６および診断読み出しコマンド生成回路１４からメモリ読み出し制御部２に指示してエラー発生時の同一メモリ読み出しアドレスに再度アクセスするリトライ動作を実施させ、リトライ結果として、エラービット比較回路１３において再度同一のエラービットが発生するか否かの比較結果１３１に基づいて、診断制御回路１７は、固定障害か否かを判別し、固定障害と判別した場合エラーが発生した部位を中心に切り分けテストを行い、障害被疑部位を特定する。 （もっと読む）

【課題】処理中断によりトランザクションが行われた場合であっても、処理時間制約が厳しい方のインターフェイスを用いた処理を正常に行うことが可能なＩＣチップ、ＩＣチップにおける処理方法、及びＩＣチップ用処理プログラムを提供する。
【解決手段】ＩＣチップは複数のインターフェイスに対応した処理手段と、データを記憶するデータ記憶領域と前記データをバックアップするためのバックアップ領域と、を有する不揮発性メモリと、第１の前記インターフェイスを用いた処理により受信されたデータを前記データ記憶領域に書き込む際に前記データ記憶領域に記憶されているデータを前記バックアップ領域にバックアップし、前記第１の前記インターフェイスを用いた処理が中断された場合には、前記バックアップ領域にバックアップされている前記データを前記記憶領域に書き戻す処理を行う制御手段と、を備える。 （もっと読む）

【課題】 記憶容量が不足する事態を抑制しながら、メモリにおける情報保持性能の信頼性を高める。
【解決手段】 更生部２を備える。当該更生部２は、メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリにおける予め定められたメモリ領域毎に計数する機能を備えている。また、更生部２は、その誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする機能を備えている。 （もっと読む）

【課題】マイクロコンピュータがストップ状態であり、キャパシタによって電源電圧がマイクロコンピュータに供給されている場合、マイクロコンピュータのストップ状態を維持する。
【解決手段】検出回路（３）は、外部キャパシタ（Ｃ１）を放電させる外部キャパシタ放電回路（３０Ａ）と、電源電圧を保持する内部キャパシタ（Ｃ２）と、内部キャパシタを放電させる内部キャパシタ放電回路（３０）と、比較器（３２）と、出力回路（３３）とを有する。比較器は、放電後の外部キャパシタの第１電圧（Ｖ_Ｃ１）を、放電後の内部キャパシタの第２電圧（Ｖ_Ｃ２）と比較する。比較の結果、出力回路は、第１電圧が第２電圧よりも低い場合、マイクロコンピュータが外部キャパシタから電源電圧の供給を受けていることを示す検出信号（Ｓ２）を出力する。割り込み回路（４）は、その検出信号を受けた場合、割り込み信号（ＳＩ）を出力しない。 （もっと読む）

【課題】Ｈ／Ｗの無駄が生じることがなく、高速に処理可能なメモリ制御装置を実現する。
【解決手段】メモリ制御装置１０００は、ペイロードをペイロード領域に格納し、パリティデータをパリティ領域に格納する実メモリ００４を制御する。ペイロード／パリティ領域アドレス計算部００１は、ペイロードとパリティデータのビット数の比をペイロード／パリティ比１０４として入力し、実メモリ００４の領域をペイロード／パリティ比に近似させてペイロード領域とパリティ領域とに分類した結果ペイロード領域に分類される領域の数を分割比１０３として入力し、実メモリ００４のメモリアドレス長１０２を入力し、ペイロードのメモリアドレス１０１を入力し、これらを用いて、当該ペイロードに対応するパリティデータのパリティ領域でのメモリアドレスを算出する。 （もっと読む）

【課題】フラッシュメモリの寿命を延ばすことができる、フラッシュメモリの制御装置を提供する。
【解決手段】フラッシュメモリの複数のブロックを、低頻度データブロックと高頻度データブロックに分ける。低頻度データブロックには、更新頻度の低いデータとして予め設定された低頻度データを記憶する。一方、高頻度データブロックには、更新頻度の高いデータとして予め設定された高頻度データを記憶する。そして、フラッシュメモリに新たに記憶させるデータの種類が低頻度データであれば低頻度データブロックに記憶させ、高頻度データであれば高頻度データブロックに記憶させる。 （もっと読む）

【課題】データの誤書換を防止することが可能な低消費電力の半導体装置を提供する。
【解決手段】マイクロコンピュータ１は、電源電圧ＶＣＣが正常範囲から外れた場合にリセット信号ＲＥを出力する電圧検出器２と、各々がデータを不揮発的に記憶する複数のメモリセルを含むメモリアレイ５と、イレーズコマンドまたはプログラムコマンドに応答して、電圧検出器２の応答時間ＴＲ以上の保留時間ＴＳだけ経過した後にデータのイレーズまたはプログラムを実行し、リセット信号ＲＥに応答してリセットされる制御部７とを備える。したがって、電圧検出器２の応答時間ＴＲが長い場合でも、データの誤書換を防止できる。 （もっと読む）

【課題】複雑な処理を行わずに回路規模を低減することができるメモリコントローラを得ること。
【解決手段】メモリコントローラであって、メモリ部へ書き込むデータとデータに対する誤り検出符号とデータおよび誤り検出符号に対するｔ（ｔは２以上の整数）シンボル訂正可能な誤り訂正符号とをｎ個のチャネルごとにメモリ部へ書き込み、データと誤り検出符号と誤り訂正符号とを読み出しデータとしてチャネルごとにメモリ部から読み出すメモリインタフェースと、チャネルごとの読み出しデータに対してｓ（ｓ＜ｔ）シンボル訂正可能な第１の誤り訂正復号化処理を実施するｎ個の第１の誤り訂正復号化部と、第１の誤り訂正復号化処理の復号結果に基づいてチャネルごとに誤り検出処理を行うｎ個の誤り検出部と、誤りが検出されたチャネルの読み出しデータに対してｔシンボル訂正可能な誤り訂正復号化処理を実施する第２の誤り訂正復号化部と、を備える。 （もっと読む）

【課題】より効率的に処理を実行できるようにする。
【解決手段】制御部は、データをｎビット単位でアクセスし、記憶部は、ｍビット単位の管理データを複数個組み合わせてｎビットになるように、管理データを記憶し、変換部は、制御部が管理データにアクセスする場合、ｍビット単位の管理データをｎビット単位の管理データに仮想的に変換する。 （もっと読む）