【課題】ＬＳＩの消費電力の見積もりに必要な時間を短縮し、それにより、ＬＳＩ設計の効率を向上させる。
【解決手段】ＬＳＩの動作が処理順序に沿って記述された動作記述９１のシミュレーションを実行するシミュレータ２０と、動作記述９１中の変数をレジスタに割り当てるバインディング処理を実行し、そのバインディング結果９４に基づいてレジスタ転送レベル記述９５を生成する高位合成装置３０と、ともに用いられるＬＳＩの設計装置１０。設計装置１０は、シミュレータ２０のシミュレーション結果９３と、レジスタに格納されるクロックサイクル毎の変数の変数名を含む高位合成装置３０のバインディング結果９４と、を入力する入力部１１と、入力部１１により入力されたシミュレーション結果９３及びバインディング結果９４に基づいて、レジスタに格納される変数の１クロックサイクルあたりの変化率を算出する算出部１２と、算出部１２により算出された変化率に基づいて動作記述９１に対応するＬＳＩの消費電力を見積もる見積部１３と、を備える。 （もっと読む）

【課題】現実のタイヤに近いシミュレート結果が得られるタイヤモデルとホイールモデルとの複合体モデルを作成できる複合体モデル作成方法、及び複合体モデル作成装置を提供する。
【解決手段】空気入りタイヤを複数要素でモデル化したタイヤモデルと、ホイールを複数要素でモデル化したホイールモデルとの複合体である複合体モデルを作成する複合体モデル作成方法であって、複合体モデルを作成する組付ステップＳ３と、複合体モデルに対して所定の空気圧を設定する内圧設定ステップＳ４とを有し、内圧設定ステップＳ４では、内圧が所定値以下の場合、内圧がインナーライナーを構成する要素に負荷されるように設定され、内圧が所定値を上回る場合、内圧がカーカスプライを構成する要素に負荷されるように設定される。 （もっと読む）

【課題】浮動小数点実効値の構造化されたセットを含む数値データを圧縮するコンピュータ実装方法を提供する。
【解決手段】方法は、セットの対象実効値に関連した浮動小数点予測値を計算するステップを含む。計算するステップは、上記セットのサブセットの実効値の符号、指数、及び／又は仮数に対応する整数に対して演算を実行するステップを含む。また、上記方法は、対象実効値及び予測値から得られた整数の差を表すビットシーケンスを記憶するステップを含む。 （もっと読む）

【課題】検証が困難な実行結果が同一になる条件式の組み合わせを含む回路であっても、ハードウェア検証の漏れを防ぎ、バグのないハードウェア設計を実現させること。
【解決手段】検証支援装置１００では、検証対象情報の設計情報１１０として入力されたハードウェア記述１０１と仕様書１０２とを用いて、検証対象回路の検証に関する出力情報１２０を生成する。そこで、検証支援装置１００では、ハードウェア記述１０１中から、実行結果が同一になる条件式を含んだ条件分岐記述を抽出すると、実行結果が同一になる各条件式と他の条件式とを含む条件分岐記述を生成する。そして、あらたに生成された条件分岐記述ごとに漏れのない検証を実行するためのアサーション情報１２１を生成する。 （もっと読む）

【課題】実際に即した配線ＯＣＶｐ係数を用い、タイミング解析の精度を向上させる。
【解決手段】配線ＯＣＶｐ係数を用いて配線遅延値を補正することにより、設計回路に含まれる第１パスと第２パスとの間の遅延差を検証する。配線ＯＣＶｐ係数の変動成分ΔＯＣＶｐは、配線のグローバルばらつきに起因するΔＯＣＶｐ＿λと、同層の配線のローカルばらつきに起因するΔＯＣＶｐ＿θと、異層間の配線のローカルばらつきに起因するΔＯＣＶｐ＿ωと、を含む。ΔＯＣＶｐ＿λは、それぞれのパスを構成する配線の各配線層における配線長に依存する。ΔＯＣＶｐ＿θは、上記配線長に加えてパス間距離に依存する。ΔＯＣＶｐ＿ωは、上記配線長に加えてチップサイズに依存する。それら配線長、パス間距離、及びチップサイズを示すデータを読み出し、読み出されたデータを用いて配線ＯＣＶｐ係数を算出し、算出された配線ＯＣＶｐ係数を配線遅延値に適用する。 （もっと読む）

【課題】対象回路内の依存関係をもつ２つのノード間の信号の伝播に要する時間を、シミュレーションを実行することなく容易に特定する。
【解決手段】検証支援装置１００によって、入力値１１０として調査対象変数（信号やレジスタ）１１１およびクロック信号名１１２と、それらを定義・参照しているＲＴＬのソースコード１１３が入力されると、調査対象変数１１１についての遅延サイクル数１２１を出力値１２０として出力する。検証支援装置１００では、ＲＴＬのソースコード１１３における調査対象変数１１１のパス上のノードを各ノードのクロックドメインごとに検出することによって遅延サイクル数１２１を特定できる。 （もっと読む）

【課題】特に稼働時の影響を考慮して設計を行うことができる海洋構造物の調和設計方法及び海洋構造物の調和設計プログラムを提供すること。
【解決手段】目標設定手段３１が海洋構造物の使用条件と利活用目的に基づいて目標を設定し、構想構築手段３２が目標設定手段３１で設定された目標に従って海洋構造物の構想を構築し、基本設計／基本特性分析手段３３が、構想構築手段３２で構築した構想に従って海洋構造物の基本設計及び／又は基本特性分析を行い、基本仕様を定め、基本評価手段３４が、基本設計／基本特性分析手段３３で定めた基本仕様に従って目標に対する基本評価を行い、副次評価手段３６が、基本設計／基本特性分析手段３３で定めた少なくとも構想に基づいて目標に対する副次評価を行い、成立性評価手段３５、３７が、基本評価手段３４による基本評価の結果及び／又は副次評価手段３６による副次評価の結果に基づいて成立性評価を行い、成立性評価の結果に従って再検討を判断する。 （もっと読む）

【課題】シミュレーション時間の短縮化を効率的におこなうこと。
【解決手段】（Ａ）で示したように、テストシナリオｔ１，ｔ２では、Ｓ０→Ｓ１→Ｓ３を通る遷移｛ａ，ｂ｝が重複している。したがって、本実施の形態では、テストシナリオｔ１を、“ｒｅｃｏｒｄ（Ｓ３）”を埋め込んだテストシナリオＴ１に変換する。そして、テストシナリオｔ２を、“ｒｅｓｔｏｒｅ（Ｓ３）”を埋め込んだテストシナリオＴ２に変換する。これにより、テストシナリオｔ２の短縮化を図る。なお、“ｒｅｃｏｒｄ（Ｓ３）”は状態Ｓ３の記録指示を示しており、“ｒｅｓｔｏｒｅ（Ｓ３）”は状態Ｓ３の復元指示を示している。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。
【解決手段】本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する（Ｓ２）。階層マクロブロック３０に対する回路図データから、初段、最終段のセルを表す境界セル群４０〜４３、４４〜４７と、上位の階層マクロブロック６０のセル７１、７２及び境界セル群４０〜４３、４４〜４７を接続する境界パス群５３、５４とを抽出する（Ｓ３）。階層マクロブロック３０において、境界３１の一部分３２から内部に延びる境界回路領域６１と、境界回路領域６１を囲う境界セル領域６２と、それ以外の領域６３とを決定し（Ｓ４）、境界セル群４０〜４３、４４〜４７を境界セル領域６２に配置する（Ｓ５）。階層マクロブロック６０にセル７１、７２を配置すると同時に、境界回路領域６１に境界パス群５３、５４を配置する（Ｓ９）。 （もっと読む）