【課題】設計作業の煩雑化を招くことなく必要最小限の規模で並列信号処理論理を構成することを可能とする。
【解決手段】配置される機能ブロックには出力信号の数値型決定機能をもつ関数が対応付けられており、数値型には当該数値が誤差を含む数値であるか否かを識別する指標と浮動小数点型を表す指数部ビット幅が含まれており、数値型決定機能は入力信号の数値型から予想される誤差が出力信号に一定値以上含まれないように型決定をおこなうものであり、同機能はあらかじめ与えられた外部入力信号の数値型から信号の流れに従って順次内部の信号線の型を決定することで機能ブロックを並列処理論理記述に変換する。 （もっと読む）

【課題】統計的ＳＴＡ用のセル遅延ライブラリの作成に要する時間を削減すること。
【解決手段】遅延ライブラリ作成方法は、（Ａ）ノミナル遅延値を算出するステップと、（Ｂ）セル遅延値に対するばらつき変数の寄与度を表す感度係数を算出するステップと、（Ｃ）ノミナル遅延値及び感度係数を提供するセル遅延ライブラリを作成するステップと、を含む。ばらつき変数は、少なくとも１つのグループにグループ分けされている。感度係数を算出するステップは、グループ毎に実施され、１つのグループに対して１つの共通の感度係数が算出される。 （もっと読む）

【課題】複数の処理を協調動作させてそれぞれの処置の因果関係を検証するシミュレーション処理において、無用な待機時間を抑制し、シミュレーション効率を向上させる。
【解決手段】シミュレーション装置１０に、コンピュータプログラムに含まれた複数の指令に従ってって異なる対象の動作をそれぞれシミュレートする複数の演算部１１０−１〜１１０−ｎと、これら演算部の動作タイミングを制御して前記演算部において実行される前記指令を協調させる協調制御部１２０とを備え、前記演算部の少なくとも１つは、当該演算部が実行する指令に応じてその指令を実行する際の動作クロックを制御するクロック制御部１１３−１〜１１３−ｎを備えることを特徴とする。 （もっと読む）

【課題】消費電力を削減した半導体集積回路及びその設計方法を提供する。
【解決手段】半導体集積回路の設計方法は、複数の標準フリップフロップ回路及び低消費電力フリップフロップ回路を配置するステップと、セルタイプを指標に含む評価関数を用いて、配置されたフリップフロップ回路を複数のクラスタにグループ化するステップと、標準フリップフロップ回路のみで構成されたクラスタに対して第１クロックバッファを割り当て、低消費電力フリップフロップ回路を含むクラスタに対して前記第１クロックバッファよりサイズの大きい第２クロックバッファを割り当てるステップと、クロック配線するステップと、を備える。 （もっと読む）

【課題】クロックゲーティングされた前段ＦＦと後段ＦＦとの間に、クロックゲーティングされたホールドエラー補償用の挿入ＦＦを接続する場合、挿入ＦＦの挿入前後での半導体集積回路の動作結果が異なり、動作不正が発生する可能性がある。
【解決手段】本発明は、クロックゲーティングされた前段ＦＦと後段ＦＦとの間に新たに、クロックゲーティングされた挿入ＦＦを接続する半導体集積回路の設計方法であって、前段ＦＦ、後段ＦＦに対応したクロックゲーティングセルのタイプに応じて、挿入ＦＦに入力するクロックゲーティングセルを決定する半導体集積回路の設計方法である。 （もっと読む）

【課題】陽解法において系のエネルギを効率よく散逸させる。
【解決手段】解析方法は、多数の粒子を含む系について粒子の運動方程式を数値的に演算することによりその系を解析する。この解析方法は、粒子に働く非保存力であって系のエネルギを散逸させる前提で得られる非保存力を取得するステップと、取得された非保存力を含む粒子の運動方程式を数値的に演算するステップと、演算結果に基づいて、系が定常状態に達したか否かを判定するステップと、を含む。 （もっと読む）

【課題】コンピュータを用いたシミュレーションでタイヤの耐久性を評価する場合に、耐久性の評価精度を向上させること。
【解決手段】タイヤモデルを作成し（ステップＳ１０１）、このタイヤモデルの応力とひずみとの少なくとも一方を演算する（ステップＳ１０２）。次に、タイヤモデルの周方向に隣接する要素の応力とひずみとの少なくとも一方を順次取得し、応力とひずみとの少なくとも一方の変化履歴を作成する（ステップＳ１０４）。そして、応力とひずみとの少なくとも一方の変化履歴をフーリエ変換する（ステップＳ１０５）。その後、フーリエ変換後における応力の振幅とひずみの振幅との少なくとも一方を用いて、タイヤの耐久性を評価する指標を作成する。 （もっと読む）

【課題】配線に多数のスルーホールが存在する場合にも、多数のスルーホール分割要素に分割されることを回避し、分割要素の数の増大を抑制し、配線抵抗の算出時間を短縮する装置の提供。
【解決手段】第１配線層と第２配線層の配線を接続する複数のスルーホールを有する領域に、複数のスルーホールを含む枠図形ＦＦ１を設定し、枠図形を複数の枠領域ＦＲ１〜３に分割する。各枠領域内の複数のスルーホールを合成して１つのスルーホールにまとめ、各枠領域内にはそれぞれ１つの合成スルーホールＣＴ１〜３が設定される。各枠領域に１つに設定されたスルーホールの位置を基準として、第１配線層、第２配線層における枠図形に対応する配線抵抗を分割した抵抗値ＲＬ１１〜１４、ＲＬ２１〜２２と、各枠領域内で１つに設定されたスルーホールの抵抗値ＲＣＴ１〜３とを用いて、抵抗回路網を作成し、抵抗回路網を１つの抵抗ＲＳに合成する。 （もっと読む）

【課題】対象階層マクロブロックから他の階層マクロブロックへの配線間容量を更に抑制すること。
【解決手段】本発明では、チップ全体を階層的に分割した複数の階層マクロブロックを生成する（Ｓ２）。階層マクロブロック３０に対する回路図データから、初段、最終段のセルを表す境界セル群４０〜４３、４４〜４７と、上位の階層マクロブロック６０のセル７１、７２及び境界セル群４０〜４３、４４〜４７を接続する境界パス群５３、５４とを抽出する（Ｓ３）。階層マクロブロック３０において、境界３１の一部分３２から内部に延びる境界回路領域６１と、境界回路領域６１を囲う境界セル領域６２と、それ以外の領域６３とを決定し（Ｓ４）、境界セル群４０〜４３、４４〜４７を境界セル領域６２に配置する（Ｓ５）。階層マクロブロック６０にセル７１、７２を配置すると同時に、境界回路領域６１に境界パス群５３、５４を配置する（Ｓ９）。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）