【課題】
埋め込み絶縁（BOX）膜の薄い完全空乏型シリコンオンインシュレータ(FDSOI)型トランジスタで、トランジスタの性能向上を図る歪印加手法の効果の増大を図る。
【解決手段】
極薄のSOI構造６を有するFDSOI型トランジスタで、極薄のBOX層４の裏側５に応力発生領域を設けてチャネル形成部分に歪を印加する。応力発生領域は、BOX裏側の所望の領域をイオン注入により非晶質化させ、しかる後に応力印加膜３を形成した状態において熱処理再結晶化を行うことにより、応力印加膜３からの応力をチャネル形成部分に転写させることで形成する。 （もっと読む）

【課題】触媒元素のスピン添加法は、対角線の長さが５００ｍｍ以上の大型基板を用いる際、触媒元素添加量の基板内均一性が良くないという問題が顕著となる。触媒元素添加量の基板内不均一性は、熱結晶化後の結晶質半導体膜に於ける結晶性のバラツキに影響し最終的に当該結晶質半導体膜で構成されたＴＦＴの電気特性に悪影響を及ぼすことが考えられる。本発明は、上記問題点を解決することを課題とする。
【解決手段】触媒元素のスピン添加工程に於いて、絶縁性基板の中央部と、端部とにおける触媒元素の濃度比が２倍以内となるように添加するために、「触媒元素溶液の滴下」処理から「高速スピンによるスピン乾燥」処理に移行する間のスピン回転加速度を低くし、触媒元素添加量の基板内不均一性を改善する。 （もっと読む）

反復して行うブランケット堆積と選択的エッチングとのサイクル的なプロセスによって、半導体ウィンドウ（１１４）内にエピタキシャル層（１２５）を選択的に形成する。ブランケット堆積フェーズは、フィールド酸化物等の絶縁領域（１１２）上へ非エピタキシャル材料（１２０）を残し、選択的なエッチングフェーズは、優先的に非エピタキシャル材料（１２０）を除去し、且つ、堆積されるエピタキシャル材料（１２５）はサイクル毎に堆積される。エピタキシャル材料（１２５）の品質は、絶縁体（１１２）上で堆積が発生しない選択的プロセスよりも向上する。プロセスのエッチングフェーズ中にゲルマニウム触媒を使用することは、エッチング速度を促進し、且つ、複数のサイクルを介する等温および／または等圧条件の維持費用の節約を容易にする。スループットおよび品質は、トリシランの使用、絶縁領域（１１２）上への非晶質材料（１２０）の形成、および各堆積フェーズにおける非晶質：エピタキシャル材料の厚さの比の最小化によって向上する。 （もっと読む）

【課題】平坦性の高い単結晶シリコン薄膜を、簡便かつ低コストに絶縁膜上に形成できる半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、単結晶シリコン11の主表面上に、開口部を有する絶縁膜12を形成する工程と、前記開口部において露出している前記単結晶シリコン11の表面上及び前記絶縁膜の表面上に、アモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜を単結晶化するための熱処理工程と、前記アモルファスシリコン膜が単結晶化した領域15上に、気相成長法により単結晶シリコン膜19を形成する工程とを具備する。 （もっと読む）

【課題】別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供する。
【解決手段】第一のデバイス領域２は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。そのような半導体基板を用いて、半導体デバイス構造を形成することができる。詳しくは、第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成することができ、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な表面に沿って延在するチャネルを含む。第二のデバイス領域に第二の、相補ＦＥＴを形成することができ、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する表面に沿って延在するチャネルを含む。 （もっと読む）

【課題】選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする。
【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。 （もっと読む）

【課題】Ｓｉナノワイヤバッファ層を備えたシリコン上に化合物半導体層を提供する。
【解決手段】この方法では、絶縁体層１０４は、先端が露出したＳｉナノワイヤ１０６と共に、Ｓｉ基板１０２に覆い被さって形成される。化合物半導体１１０は、Ｓｉナノワイヤの先端１０８に選択的に堆積される。横方向エピタキシャル拡散（ＬＥＯ）プロセスにより、絶縁体に覆い被さる化合物半導体層を形成するために、化合物半導体がコーティングされたＳｉナノワイヤの先端から、化合物半導体が成長する。通常、Ｓｉ基板に覆い被さる絶縁体層は、熱軟化性絶縁体（ＴＳＩ）、二酸化ケイ素、またはＳｉｘＮｙ（ｘ≦３およびｙ≦４）である。化合物半導体は、ＧａＮ、ＧａＡｓ、ＧａＡｌＮ、またはＳｉＣでもよい。 （もっと読む）

【課題】電界効果トランジスタに用いられる多結晶シリコン膜のみならず、多結晶質の膜からなるゲート電極を形成する工程において、当該ゲート電極に発生する結晶粒を容易に評価することのできる検査技術を提供する。
【解決手段】半導体基板の主面上に形成された多結晶シリコン膜の表面を原子間力顕微鏡を用いてプローブ走査し、入力信号と出力信号との位相遅延を測定することによって得られた位相遅延を濃淡の位相モード像で表した後、位相モード像を画像処理して多結晶シリコン膜のシリコン結晶粒１３の大きさを算出する。得られたシリコン結晶粒１３の大きさから、多結晶シリコン膜を加工して形成されるゲート電極のライン端ラフネスまたはライン幅ラフネスを評価する。 （もっと読む）

【課題】金属元素を用いて結晶化させた珪素膜を活性層として用いた半導体装置において、金属元素による半導体装置の特性への悪影響を排除する。
【解決手段】 珪素の結晶性を助長する金属元素を用いて結晶化させた結晶性珪素膜を活性層とする半導体装置において、ソース領域またはドレイン領域が形成される領域１１４、１１６に燐をドーピングし、加熱処理を施す。その際、領域１１５に存在する金属元素が、１２０、１２１で示されるように、燐がドーピングされた領域にゲッタリングされる。その結果、チャネル領域または低濃度不純物領域が形成される領域１１７乃至１１９における金属元素の濃度を低くすることができる。 （もっと読む）

【課題】パルス毎にそれぞれの選択された狭い範囲の値内に維持されることを必要とする１組のパラメータで非常に狭い幅の非常に細長い光パルスのビームを生成するパルスレーザＤＵＶ光源及び光学列を含み、加工物上の材料の結晶化のために作業ステージ上に担持された該加工物を照射する光を送出するパルスＤＵＶ加工物処理装置を提供する。
【解決手段】レーザコントローラと、作業ステージコントローラと、顧客レシピ制御指令発生器からプロセスレシピ制御要求を受信して、制御信号を前記レーザコントローラ及び前記作業ステージコントローラに供給するシステムコントローラとを含むことを特徴とする装置。システムコントローラは、外部プロセスユーザインタフェースを通してユーザによって選択可能な一般プロセス指令段階を収容するデータベースを含んでいてよいデータベース主導プロセスコントローラを含んでいてよい。 （もっと読む）