【課題】複数の素子の周りにそれぞれ適正な電位を供給できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板を表面に直交する断面で観察すると、表面側から順に、２０活性層と、第１埋め込み絶縁層１８と、導電層１６と、第２埋め込み絶縁層１４と、支持基板１２が積層された積層構造が観察される。活性層２０を表面に平行する断面で観察すると、複数の素子形成領域２２と、各々の素子形成領域２２を囲繞している第１絶縁側壁３２と、各々の第１絶縁側壁３２を囲繞している導電側壁３４と、各々の導電側壁３４を囲繞している第２絶縁側壁３６が観測される。そして、第１絶縁側壁３２は第１埋め込み絶縁層１８に達しており、導電側壁３４は第１埋め込み絶縁層１８を貫通して導電層１６に達しており、第２絶縁側壁３６は第１埋め込み絶縁層１８と導電層１６を貫通して第２埋め込み絶縁層１４に達している。 （もっと読む）

半導体装置の分離構造は、フロア分離領域と、フロア分離領域の上方の誘電体の充填されたトレンチと、トレンチの底部からフロア分離領域にまで下方へ延びる側壁分離領域とを備える。この構造は、半導体基板内に比較的深い分離されたポケットを設ける一方、基板にエッチングされなければならないトレンチの深さの制限を設ける。ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードおよびＪＦＥＴを含む種々のデバイスが、分離されたポケット内に形成される。
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【課題】ＣＭＰを行って素子分離領域を形成する場合における、そのＣＭＰ後の表面の平坦性を向上させる。
【解決手段】凹凸膜２１とその表面にその凹凸に沿って形成された表面膜２２によって構成された研磨停止層２０を用いて、半導体基板の溝を埋め込む埋め込み酸化膜のＣＭＰを行い、素子分離領域を形成する。このＣＭＰの際、研磨が表面膜２２に達し、その凹凸で砥粒４０の破砕が起こって、より小さな砥粒４１が生成されると、研磨速度が低下し、研磨停止層２０の膜厚減少が抑えられると共に、埋め込み酸化膜のディッシングが抑えられるようになる。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】半導体素子に用いる３層構造のゲート絶縁層の絶縁性を確保すると共に、半導体素子の特性を安定させる手段を提供する。
【解決手段】半導体素子の製造方法が、第１のシリコン基板と第２のシリコン基板を準備する工程と、第１のシリコン基板上に窒化シリコンからなる窒化膜を形成する工程と、この窒化膜上にラジカル酸化法により酸化シリコンからなるラジカル酸化膜を形成する工程と、第２のシリコン基板上に熱酸化法により酸化シリコンからなる熱酸化膜を形成する工程と、熱酸化膜上に金属酸化膜を形成する工程と、金属酸化膜上に第１のシリコン基板に形成したラジカル酸化膜を重ね合せて貼り合せる工程と、第１のシリコン基板を除去する工程と、窒化膜を除去する工程と、ラジカル酸化膜上にゲート電極を形成する工程とを備える。 （もっと読む）

【課題】トランジスタ特性のばらつきを一定とする。
【解決手段】半導体素子を構成する拡散領域１１ａ，１１ｂに対向して、拡散領域１１ａ，１１ｂと素子分離トレンチとの間に位置するようにスペーサ１４ａ，１４ｂを配置することにより、素子分離トレンチから拡散領域への応力を一定にするようにした。これにより、周辺状況に関わらずスペーサ１４ａ，１４ｂが配置でき、トランジスタ特性のばらつきを一定にすることができ、信頼性の高い半導体集積回路を作製することができる。 （もっと読む）

【課題】半導体装置において、トランジスタに加えられる応力をゲート長方向とゲート幅方向とで独立に制御する。
【解決手段】半導体装置１００は、基板１０１上に設けられた少なくとも１つの活性領域（１１３、１１４）と、活性領域を区画する第１の分離領域１０８及び第２の分離領域１０９とを備え、第２の分離領域１０９の幅は、第１の分離領域１０８の幅よりも広く、第１の分離領域１０８は、基板１０１に設けられた第１の溝１０４が第１の絶縁膜１０６によって埋め込まれた構造を有し、第２の分離領域１０９は、基板１０１に設けられた第２の溝１０５が第１の絶縁膜１０６及び第１の絶縁膜１０６とは応力の異なる第２の絶縁膜１０７によって埋め込まれた構造を有する。 （もっと読む）

【課題】メモリセル領域と、それ以外の領域のシリコン層膜厚が異なることにより発生する問題を解決する。
【解決手段】メモリセル領域のＭＯＳ型トランジスタをフローティング状態、メモリセル領域以外の領域のＭＯＳ型トランジスタをフローティング状態とならない構造としつつも、両ＭＯＳ型トランジスタのボディ領域を有する半導体層の膜厚を同じにする。 （もっと読む）

【課題】フィールド領域を閉鎖させるようにアクティブ構造を変更することで、流れ性がある絶縁物質を用いた場合でもフィールド領域内のトレンチギャップフィル能力に優れた素子分離膜を形成することができる半導体素子のアクティブ構造を提供する。
【解決手段】第1〜第nのフィールド領域と、第1〜第nのフィールド領域と交互に形成された第1〜第n+1のアクティブ領域とを含み、第1〜第n+1のアクティブ領域はエッジ部分で１つ以上が連結され、フィールド領域を１つ以上閉鎖させるように構成されている。これにより、フィールド領域を閉鎖させるようにアクティブ構造を変更することで、素子分離膜の形成時に流れ性がある絶縁物質を用いた場合でも、フィールド領域のエッジ部分で蒸着物質が流れるのを防止し、トレンチギャップフィル能力に優れた素子分離膜を形成することができる。 （もっと読む）

【課題】ボイドを発生させることなく、アスペクト比が高く幅が小さな溝内へ絶縁膜を充填する。
【解決手段】半導体基板内への溝形成時のマスクと、溝内に充填させた絶縁層を除去する際のストッパとをそれぞれ別々の層に担わせることによって、研磨ストッパ層の厚さを低くする。 （もっと読む）