【課題】駆動電流を増加させることにより、読み取り精度を向上させることができる不揮発性半導体記憶装置のメモリセルを提供する。
【解決手段】ゲート酸化膜１３と、ゲート酸化膜１３上に形成されたゲート電極１４と、ゲート酸化膜１３の下方に形成されたチャンネル領域と、チャンネル領域の両側に形成された一対のドレイン・ソース領域と、チャンネル領域およびドレイン・ソース領域を挟む一対の絶縁分離領域２０と、を含み、絶縁分離領域２０の少なくとも一方においてチャンネル領域およびドレイン・ソース領域に沿って延在する窒化膜等の電荷蓄積層２１が設けられている。荷蓄積層２１をドレイン・ソース領域およびチャンネル領域と近接して設けることによって、チャンネル領域内に発生したホットエレクトロンは、電荷蓄積層２１内部に注入され保持される。 （もっと読む）

【目的】より均一な膜厚の絶縁膜を形成する半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、ポリシリコン膜を挟んだ２層のＳｉＮ膜を形成する工程（Ｓ１０２〜Ｓ１０６）と、上層のＳｉＮ膜から基体内部まで届く開口部を形成する工程（１０８）と、誘導結合型プラズマ化学気相成長法を用いて、開口部内の所定の高さ位置にシリコンリッチ層が形成されるように絶縁膜を形成する工程（Ｓ１１０）と、シリコンリッチ層より上方に位置する絶縁膜をエッチングする工程（Ｓ１１８）と、上層ＳｉＮ膜をエッチングする工程（Ｓ１２０）と、シリコンリッチ層とポリシリコン膜をエッチングする工程（Ｓ１２２）と、を備えたことを特徴とする。 （もっと読む）

【課題】 工程の増加なく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得る。
【解決手段】 トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するための多数キャリア捕獲領域および少数キャリア捕獲領域を有しそれぞれの電位をキャリア吸い込みに適した電位に固定されている。キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くして、ウエル端に近い順に、少数キャリア捕獲領域、多数キャリア捕獲領域、ＭＯＳ型トランジスタとなるように配置した。また、多数キャリア捕獲領域および少数キャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。 （もっと読む）

【課題】 フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を有する半導体素子の形成方法を提供する。
【解決手段】 第１基板１５０上に互いに離隔するように配置されるボンディング表面を形成する。第１基板１５０のボンディング表面に第２基板１００を接合する。その後、第１基板１００の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに第２基板１００から各半導体領域が残るように第２基板１００を分離する。前記ボンディング表面は、第１基板１５０上に少なくとも一つの絶縁領域の表面を含む。そして、少なくとも一つのアクティブ領域は、前記少なくとも一つの半導体領域内に形成される。素子分離領域は、少なくとも一つの前記半導体領域と隣接するように形成される。これにより、別途、フォトリソグラフィ工程を行わずに済み、工程が簡略化される。 （もっと読む）

【課題】半導体基板の溝に埋め込まれた素子分離膜上に抵抗素子を有する半導体装置において、抵抗素子と半導体基板の間でショートが発生することを抑制する。
【解決手段】本半導体装置の製造方法は、第２素子領域１ａに位置する半導体基板１、及び素子分離膜２ａを、絶縁性のマスク膜５４で覆う工程と、マスク膜５４をマスクとして半導体基板１を熱酸化することにより、第１素子領域１ｂに位置する半導体基板１に、第１トランジスタのゲート絶縁膜３ｂを形成する工程と、マスク膜５４を、素子分離膜２ａの少なくとも一部上に位置する部分を除いて除去する工程と、半導体基板１を熱酸化することにより、第２素子領域１ａに位置する半導体基板１に、第２トランジスタのゲート絶縁膜３ａを形成する工程と、素子分離膜２ａ上に残存するマスク膜５４上に、抵抗素子４ｃを形成する工程とを具備する。 （もっと読む）

マイクロ電子アセンブリの形成方法およびマイクロ電子アセンブリを提供する。第１の半導体デバイスおよび第２の半導体デバイス（７２）は、第１のドーパント型を第１の濃度で有する基板（２０）上に形成される。第２のドーパント型を有する第１の埋設領域および第２の埋設領域（２８）は、それらの間に間隙（３４）を有し、それぞれ第１の半導体デバイスおよび第２の半導体デバイスの下方に形成される。少なくとも一つのウェル領域（６４，７０）が、第１の半導体デバイスと第２の半導体デバイスとの間において、基板上に形成される。第１のドーパント型を第２の濃度で有するバリア領域（４８）は、バリア領域の少なくとも一部が第１半導体デバイスおよび第２半導体デバイスから埋設領域の深度以上の深度（８２）まで伸展するように、第１の埋設領域および第２埋設領域の間に両埋設領域に隣接して形成される。
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【課題】半導体装置において、圧縮応力の作用が異なる活性領域を、半導体基板上に選択的に作り分ける技術を提供する
【解決手段】半導体基板１の主面上に堆積、開口した第１絶縁膜Ｚ１をエッチングマスクとして、半導体基板１にエッチングを施すことで第１溝部Ｔ１を形成する。その後、第１溝部Ｔ１を第２絶縁膜Ｚ２０を埋め込んだ後、熱吸収膜２を堆積し、第１領域Ｒ１には熱吸収膜２を残し、第２領域Ｒ２では熱吸収膜２を除去するようにパターニングする。次に、熱吸収膜２をランプＬによって熱処理することで、第１領域Ｒ１の第２絶縁膜Ｚ２０を選択的に熱処理する。 （もっと読む）

【課題】高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有し、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタ、及び各素子を電気的に接続する配線を有する半導体装置において、ウエル領域の端部近傍のトレンチ分離領域の上部であって配線の下部である領域に、配線の電位によって、寄生的に形成される反転層の発生を防止するための反転層形成防止電極を形成し、電位は、その下部に位置する半導体基板の電位と同一にした。さらに反転層形成防止電極の下部には、半導体基板と同じ導電型の濃い不純物濃度領域からなるガードリング領域を設置し、半導体基板の電位を強固に固定し、またバイポーラ動作発生時においてキャリアを捕獲してラッチアップを防止できるようにした。 （もっと読む）

【課題】半導体デバイス構造及び高電圧トランジスタを作製するためのプロセスに関する。
【解決手段】一実施形態として、半導体ダイ上に作製されたトランジスタは、半導体ダイの第１エリアに配置されたトランジスタセグメントの第１セクションと、半導体ダイの第１エリアに隣接した第２エリアに配置されたトランジスタセグメントの第２セクションとを含む。第１及び第２セクション内のトランジスタセグメントの各々は、垂直方向に延びる半導体材料のピラーを含む。第１及び第２誘電領域がピラーの両側に配置される。第１及び第２フィールドプレートが第１及び第２誘電領域にそれぞれ配置される。第１及び第２セクションに隣接するトランジスタセグメントの外側フィールドプレートは分離されるか又は部分的に併合される。この要約は、サーチャ又は他の閲覧者が本開示の対象を迅速に調査できるようになる要約を必要とする規則に適合するように提供された。 （もっと読む）

【課題】半導体基板上の種々の酸化物を選択的に除去するための装置および方法を提供する。
【解決手段】エッチングガス混合物を使用して所望の除去レートで基板４０１上の酸化物４０２，４０３，４０４を選択的に除去するため、該エッチングガス混合物は第１のガスおよび第２のガスを備え、該第１のガスおよび第２のガスの比は該所望の除去レートによって決定される。例えば第１のガスがアンモニア（ＮＨ３）であり、前記第２のガスが三フッ化窒素（ＮＦ３）であり、又アンモニアおよび三フッ化窒素の比が約１０：１〜約２０：１である。 （もっと読む）