【課題】 フォトリソグラフィ工程を用いることなく広い領域に単結晶半導体領域を有する半導体素子の形成方法を提供する。
【解決手段】 第１基板１５０上に互いに離隔するように配置されるボンディング表面を形成する。第１基板１５０のボンディング表面に第２基板１００を接合する。その後、第１基板１００の上部面に互いに離隔するように配置されたボンディング表面のそれぞれに第２基板１００から各半導体領域が残るように第２基板１００を分離する。前記ボンディング表面は、第１基板１５０上に少なくとも一つの絶縁領域の表面を含む。そして、少なくとも一つのアクティブ領域は、前記少なくとも一つの半導体領域内に形成される。素子分離領域は、少なくとも一つの前記半導体領域と隣接するように形成される。これにより、別途、フォトリソグラフィ工程を行わずに済み、工程が簡略化される。 （もっと読む）

【課題】密着性の高い埋め込み酸化膜を形成できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ層を部分的にエッチングして、Ｓｉ基板１を底面とする溝ｈ１を形成する。次に、溝ｈ１が埋め込まれ且つＳｉＧｅ層が覆われるようにしてＳｉ基板１上にＳｉ層１３を形成する。そして、Ｓｉ層１３に対してアクティブのパターニングを行って溝ｈ２を形成する。次に、溝ｈ２を介してＳｉＧｅ層をエッチングすることによって、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。その後、熱酸化により、空洞部２５内に埋め込み酸化膜を形成する。Ｓｉ層１３に対してアクティブのパターニングを行う工程では、空洞部２５を形成した後もＳｉ層１３がＳｉ基板１上でそのまま支えられるようにその脚部１３ａを溝ｈ１内に残しておく。 （もっと読む）

【課題】サイクリングしきい電圧シフトを改善し、且つトレンチの上部領域に形成されたオーバーハングを防止することが可能な、半導体素子の素子分離膜形成方法の提供。
【解決手段】半導体基板のアクティブ領域上にトンネル絶縁膜、および下部より上部幅が狭い導電膜を形成する段階と、前記導電膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの一部が充填されるように絶縁膜を形成する段階と、前記導電膜の上部コーナーに形成された前記絶縁膜のオーバーハングが除去されるようにエッチング工程を行う段階とを含み、前記導電膜間の空間と前記トレンチが前記絶縁膜で充填されるまで、前記絶縁膜形成段階、および前記エッチング工程段階を繰り返し行う、半導体素子の素子分離膜形成方法を提供する。 （もっと読む）

【課題】空洞部内において上下方向からそれぞれ成長してくる埋め込み酸化膜同士の密着性を向上できるようにした半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層とＳｉ層５を順次形成し、Ｓｉ層５とＳｉＧｅ層とを部分的にエッチングして、ＳｉＧｅ層の側面を露出させる溝を形成する。次に、フッ硝酸溶液を用いて上記溝を介してＳｉＧｅ層をエッチングすることによって、Ｓｉ基板１とＳｉ層５との間に空洞部２５を形成する。そして、空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層５の下面をそれぞれ熱酸化してＳｉＯ₂膜２７を形成する。次に、このＳｉＯ₂膜２７をウェットエッチングで除去する。その後、空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層５の下面をそれぞれ熱酸化してＢＯＸ層３１を形成する。 （もっと読む）

【課題】素子分離膜形成材料としてＰＳＺ物質を用い、ＰＳＺ物質に多量で含有された不純物を容易に除去しながらボイドやシームのない素子分離膜を形成する方法を提供する。
【解決手段】酸素ガスが供給されるチャンバの内部にＰＳＺ膜が形成されたウェハをローディングさせる段階と、前記チャンバの内部の温度を工程温度まで上昇させる段階と、水蒸気をチャンバの内部に供給し、前記酸素ガスの量と前記水蒸気の量の割合が１：１〜５０：１の条件を維持する状態で前記ＰＳＺ膜を硬化させる段階と、前記チャンバの内部をパージさせる段階と、アンローディング温度まで下降させる段階と、前記ウェハを前記チャンバの外部にアンローディングさせる段階を含んでＰＳＺ膜を熱処理し、半導体素子の素子分離膜を形成する。 （もっと読む）

【課題】積層配線を含む周辺回路部と撮像部とを同一のウェハ上に形成する場合であっても、チップ内の高低差を低減することで、カラーフィルタなどの膜厚ムラを抑制し、感度や色調の均一性を保持することのできる固体撮像素子を提供する。
【解決手段】半導体基板１上に、入射光に応じた信号電荷を発生する光電変換部を少なくとも含む撮像部１０と、発生した信号電荷に応じた信号および素子駆動用信号を撮像部１０に対して入出力する周辺回路部２０と、を備える固体撮像素子１００であって、撮像部１０と周辺回路部２０との間の半導体基板１表面にフィールド絶縁膜８１を形成しこれを除去することで、周辺回路部２０の基板表面高さＨ２を撮像部１０の基板表面高さＨ１より低くする。 （もっと読む）

【課題】寄生トランジスタによるハンプの発生を防止できる高電圧トランジスタとその製造方法を提供する。
【解決手段】半導体基板上に所定の幅を維持しつつ活性領域の中央部位に沿って延びるゲート電極の両側の半導体基板に形成され、部分的に素子分離膜の下部に拡張して形成される第２ウェルを備え、活性領域は、ゲート電極の下部に位置しつつ素子分離膜を離隔させる第１活性領域及び第１活性領域と素子分離膜により限定される第２活性領域を備える高電圧トランジスタ及びその製造方法である。 （もっと読む）

【課題】トランジスタの形成後に熱処理工程等の工程を増やすことなく、ｎＭＯＳトランジスタに加わる圧縮応力を緩和しつつ、ｐＭＯＳトランジスタに圧縮応力を加える構造を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の互いに異なる領域にそれぞれ形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、ｎＭＯＳトランジスタを半導体基板の他の領域から分離する第１の素子分離領域１４と、ｐＭＯＳトランジスタを半導体基板１１の他の領域から分離する第２の素子分離領域１５とを備えている。第１の素子分離領域１４及び第２の素子分離領域１５は、それぞれ半導体基板１１に形成された第１のトレンチ溝及び第２のトレンチ溝に埋め込まれた素子分離膜からなり、第１のトレンチ溝の少なくとも上部における側壁の傾きは、前記第２のトレンチ溝における側壁の傾きよりも大きい。 （もっと読む）

【課題】フローティング本体効果が得られる装置または本体領域が分離された装置を提供する。
【解決手段】ＳＯＩ装置１０はシリコン基板１２に支持されたシリコン酸化物絶縁体層１４を含む。本体領域２２、５８はシリコン酸化物絶縁体層１４上に配置され、本体領域２２は第１の導電型によって特徴づけられる。ソース、ドレイン領域１８、２０は第２の型によって特徴づけられる。ＳＯＩ層１４上方の本体領域近傍には遷移領域３６、３８、４６、６０が配置され、この遷移領域の導電型は、本体領域におけるフローティング本体効果を抑制するためには第１の導電型になるように、また本体領域を分離するためには第２の導電型になるように形成する。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】低電圧が印加される低電圧領域ＬＶＮ、ＬＶＰ及び高電圧が印加される高電圧領域ＨＶＮ、ＨＶＰを含む第１導電型の半導体基板１００と、低電圧領域及び高電圧領域にそれぞれ備えられた第１導電型の第１ウェル１０２及び第１導電型の第２ウェル１０３と、低電圧領域の第１ウェル内の下部に備えられた、第１導電型と反対の導電型である第２導電型のバウンシング防止層１４０と、を含む （もっと読む）