適切に設計された製造フローに従ってＳＯＩデバイス（２００、３００）の基板ダイオードが形成され、ダイオード特性に実質的に影響を及ぼすことなく、トランジスタの性能を強化するメカニズムが実装される。一形態では、基板ダイオードの各々の開口部（２１１Ａ、２１１Ｂ、３１１Ａ、３１１Ｂ）は、ドレインおよびソース領域（２３７、３３７）を画定するために用いられる対応のサイドウォールスペーサ構造（２３６、３３６）を形成後に形成され、これにより、ダイオード領域において、側方向に著しくドーパントが拡散する。これにより、トランジスタデバイス（２３０Ａ、２３０Ｂ、３３０Ａ、３３０Ｂ）のスペーサ（２３６、３３６）除去に基づく後続のシリサイデーションシーケンスの間、プロセスマージンが十分に与えられる。さらなる形態では、これに加えて、あるいはこれに代えて、各々のトランジスタデバイス（２３０Ａ、２３０Ｂ、３３０Ａ、３３０Ｂ）の構造に実質的に影響を及ぼさずに、オフセットスペーサ（３６０Ｓ）が形成される。
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【課題】ＳＯＩ領域とバルク領域との境界部における素子分離領域のスペースを縮小する。
【解決手段】半導体装置は、第１及び第２の領域を有する基板１１と、第１の領域における基板上に設けられた第１の絶縁膜１２と、第２の領域における基板上に設けられ、第１の絶縁膜の上面よりも高い上面を有する第１のエピタキシャル層１７と、第１のエピタキシャル層と隙間１５を有して第１の絶縁膜上に設けられ、第１のエピタキシャル層の上面とほぼ等しい高さの上面を有し、第１のエピタキシャル層の側面と対向するテーパー面６２を有する第１の半導体層１3とを具備する。 （もっと読む）

【課題】素子の微細化に伴い、その素子を構成する配線間隔が狭くなると、配線間の寄生容量が増大し、半導体装置の信頼性を低下させるという問題があった。
【解決手段】本発明の半導体装置は、半導体基板上に複数の配線を離間して備え、配線の下部の半導体基板表面を第１の半導体基板表面とし、配線間の半導体基板表面を第２の半導体基板表面とするとき、第２の半導体基板表面には溝を設け、溝の底部または第２の半導体基板表面を第１の半導体基板表面より低くする。このような構造にすることで、配線間の特に下部領域の寄生容量が低減され、半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】ロジック回路領域及びパワー回路領域の両領域を同一の半導体基板に有する半導体装置に対し、ロジック回路領域における高い集積度を維持しながらも、パワー回路領域における消費電力の増大を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】
ロジック回路１０では、上表面が半導体基板３０上表面と同一平面に収まるように形成された、ＣＭＯＳトランジスタ素子を構成するｐ型ＭＯＳトランジスタ素子とｎ型ＭＯＳトランジスタ素子とを絶縁するリセスＬＯＣＯＳ酸化膜４５が採用されている。一方、パワー回路２０では、半導体基板３０表面が選択的に酸化されて形成された、横型ＭＯＳトランジスタ素子を構成するゲート電極５７とドレイン領域５１とを絶縁するＬＯＣＯＳ酸化膜５６が採用されている。このように、ロジック回路１０及びパワー回路２０の素子分離用絶縁膜が造り分けられている。 （もっと読む）

【課題】基板表面に、均一な高品質シリコン酸化膜を、基板温度２００−５００度の低温で形成すること。および、シリコン酸化膜を用いた半導体装置を提供し、素子分離領域凹部分の側壁部のシリコン表面においてシリコン酸化膜の厚さ３０％以内に抑え、デバイスの信頼性を向上する。
【解決手段】シリコン酸化膜中にＫｒを含有することを特徴とする。シリコン酸化膜中にＫｒを含有させることにより、シリコン酸化膜中および、シリコン／シリコン酸化膜界面でのストレスを緩和することにより、低温で形成したにもかかわらず高品質なシリコン酸化膜を形成し、素子分離領域凹部分の側壁部のシリコン表面においてシリコン酸化膜の厚さの均一性を３０％以内にする。 （もっと読む）

【課題】セルコンタクトのショート等の問題がなく、またゲートトレンチ内にシリコン基板材料によるバリが残らず、良好な特性を有するトレンチゲートの形成方法を提供する。
【解決手段】まずシリコン基板１０上にゲートトレンチ１０ａを形成し、次いでゲートトレンチ１０ａが形成されたシリコン基板１０上に素子分離領域１６ａを形成する。そのため、ゲートトレンチ１０ａ内にシリコン基板材料のバリが発生することがなく、理想的なトレンチ形状を得ることができる。 （もっと読む）

【課題】部分分離領域によって素子分離された素子形成領域におけるボディ領域の電位を安定性の良く固定できるＳＯＩ構造の半導体装置を得る。
【解決手段】部分酸化膜３１によって素子分離された素子形成領域に、ソース領域５１、ドレイン領域６１及びＨゲート電極７１からなるＭＯＳトランジスタを形成する。Ｈゲート電極７１は左右（図中は上下）の“Ｉ”によって、ソース領域５１及びドレイン領域６１にゲート幅Ｗ方向に隣接して形成されるボディー領域１３とドレイン領域６１及びソース領域５１とを電気的に分離し、中央の“−”が本来のＭＯＳトランジスタのゲート電極として機能する。 （もっと読む）

【課題】接合リーク電流の発生を抑えつつ、効果的に歪みシリコン技術の導入を図り得る半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板内に形成されて素子形成領域を画定する素子分離領域と、前記素子形成領域における半導体基板の一部の上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域と前記素子分離領域との間の素子形成領域にエピタキシャル成長され、前記チャネル領域に歪みを付与する歪み付与層と、前記歪み付与層上に形成されたシリサイド層と、前記素子分離領域近傍で前記シリサイド層と前記半導体基板との間に介在するように、前記素子分離領域に隣接する前記歪み付与層の底面下に形成された前記半導体基板の改質層と、少なくとも前記歪み付与層内および前記素子分離領域近傍の前記改質層内に形成されたソース・ドレイン領域と、を有する。 （もっと読む）

【課題】トレンチゲート型半導体装置の製造工程を簡略化する。
【解決手段】半導体基板に形成した第１のトレンチと、第１のトレンチ表面に形成したゲート酸化膜と、ゲート酸化膜上に第１のトレンチを埋め込むように形成したトレンチゲート電極と、第１のトレンチの幅よりも広い幅の半導体基板に形成した第２のトレンチと、第２のトレンチを埋め込むように形成した終端埋込絶縁層と、第２のトレンチの幅よりも広い幅の半導体基板に形成した第３のトレンチと、第３のトレンチを埋め込むように形成したトレンチコンタクト電極を備えたことを特徴とする半導体装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】 高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に設けられた半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体層１０と、前記半導体層１０の高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、前記半導体層１０の低電圧駆動トランジスタ形成領域１０ＬＶを画定するためのトレンチ絶縁層２２からなる第２の素子分離領域２１０と、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎと、前記低電圧駆動トランジスタ形成領域１０ＬＶに形成された低電圧駆動トランジスタ２００Ｐ，Ｎと、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎの電界緩和のためのオフセット絶縁層２０ｂと、を含み、前記オフセット絶縁層２０ｂの上端は、バーズビーク状の形状を有する。 （もっと読む）