【課題】パターンの疎密差のあるマスクを介してシリコンに対してプラズマエッチングによりラインとスペースとを形成するにあたり、面内においてラインの壁面の傾斜角度が小さくなり、且つ揃うようにエッチングすること。
【解決手段】処理ガスとして、Ｃｌ2ガス及びＨＢｒガスと共に、ＣＯガスやＣＯ2ガスを供給して、この処理ガスをプラズマ化してエッチングを行うことにより、パターンの疎密差に基づく堆積物の堆積量が無視できる程堆積量を増やして、パターンの疎部分と密部分における堆積物の差を少なくする。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。
【解決手段】 一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。 （もっと読む）

【課題】トレンチを完全分離の深さに深掘する際のエッチングによって、当該トレンチの周辺の窒化膜の膜厚にばらつきが生じることを抑制し、これにより素子分離膜の膜厚のばらつきを抑制する半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、（ａ）上面に窒化膜１３の形成されたＳＯＩ基板１１に、部分分離の深さのトレンチ１７を複数形成する工程と、（ｂ）各トレンチ１７の内壁を酸化して極薄膜状の内壁酸化膜１９を形成する工程と、（ｃ）各トレンチ１７のうちの特定のトレンチ１７ａを露出し且つ残りのトレンチ１７ｂを埋める様にして、ＳＯＩ基板１１上にレジスト２１を形成する工程と、（ｄ）レジスト２１をマスクとして特定のトレンチ１７ａの底部をエッチングして、特定のトレンチ１７ａを完全分離の深さに深掘する工程とを含む。 （もっと読む）

【課題】半導体基板を加熱処理した際に温度分布の発生を抑制することができる半導体装置の製造方法とその製造方法により得られる半導体装置を提供する。
【解決手段】基板１１に形成された半導体素子部１２を分離するための素子分離領域１３からその素子分離領域に設けられた仮素子分離膜４５を除去し、素子分離領域１３に絶縁膜が形成されていない状態で基板１１を加熱処理し、その後に半導体素子部１２を覆うとともに素子分離領域１３を埋める層間絶縁膜４１を成膜する。これにより、基板１１に形成された半導体素子部１２を分離する素子分離領域１３に設けられた素子分離膜３４と、素子分離膜３４とは異なる絶縁材料からなり、素子分離領域１３において半導体素子部１２に接して設けられた分離側壁３２と、半導体素子部１２と素子分離領域１３とを覆い、素子分離膜３４との間には界面が存在しない層間絶縁膜４１を有する半導体装置１０を得る。 （もっと読む）

【課題】バックゲート電極を有するＳＯＩ構造と、通常のＳＯＩ構造とを同一の半導体基板に形成可能な半導体装置の製造方法を提供する。
【解決手段】バックゲート領域のＳｉ基板１上に厚膜のＳｉＧｅ層を形成すると共に、通常領域のＳｉ基板１上に薄膜のＳｉＧｅ層を形成する工程と、厚膜及び薄膜のＳｉＧｅ層上にＳｉ層１５を形成する工程と、ＳｉＧｅ層を除去して、バックゲート領域のＳｉ基板１とＳｉ層１５との間、及び、通常領域のＳｉ基板１とＳｉ層１５との間に内部の高さが異なる空洞部２３、２４をそれぞれ形成する工程と、空洞部２３、２４内にそれぞれＳｉＯ₂膜２５を形成して、バックゲート領域ではＳｉＯ₂膜２５ａ及び２５ｂによって上下を挟んだ状態で空洞部２３を残し、通常領域では隙間が残らないように空洞部２４を埋め込む工程と、バックゲート領域に残された空洞部２３内にｐｏｌｙ−Ｓｉ層を埋め込む工程と、を含む。 （もっと読む）

【課題】 ボイドやトレンチ上端に窪みを持たない素子分離領域を有する半導体装置の製造方法を提供する。
【解決手段】シリコン酸化膜１０２をシリコン基板１０１表面方向にフッ酸でエッチングする。その後、シリコン基板１０１に形成したトレンチ１０５ａ、１０５ｂおよび１０５ｃの内壁およびシリコン窒化膜１０３の側面をドライエッチングする。これにより、トレンチ１０５ａ、１０５ｂおよび１０５ｃの上にシリコン酸化膜１０２およびシリコン窒化膜１０３が張り出さなくて、トレンチ１０５ａ、１０５ｂおよび１０５ｃ内のシリコン酸化膜１０７にボイドや窪みが生じない。 （もっと読む）

【課題】 リークパスを生じることなく、また、ＳＴＩ酸化膜の埋め込み性を確保しながらも、少ない工数で製造できるトレンチゲート型半導体装置を提供する。
【解決手段】 シリコン基板１と、ＳＴＩ用溝部１７内に形成されたＳＴＩ（酸化膜９）と、シリコン基板１の活性領域の表面に形成されたゲートトレンチ３にゲート絶縁膜４を介して形成されたゲート電極とを有している。ＳＴＩ用溝部１７は、シリコン基板１の表面からの深さがゲートトレンチ３の深さ以上の深さであり、側面（側面上部１７１）が実質的に垂直形状を呈する第１の領域と、第１の領域に連なり、側面（側面下部１７２）が順テーパ形状を呈する第２の領域とを有している。 （もっと読む）

【課題】半導体装置の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保する。
【解決手段】半導体装置１０は、シリコン基板１１と、シリコン基板１１の表面部分に形成された第１のトレンチ１２と、第１のトレンチ１２内に埋め込まれた第１の素子分離層１３と、第１の素子分離層１３から露出するシリコン基板１１上に選択エピタキシャル成長法で形成された選択成長シリコン層１４と、第１の素子分離層１３の上面及び選択成長シリコン層１４の側面から成る第２のトレンチ１６内に埋め込まれた第２の素子分離層１７と、を備える。 （もっと読む）

【課題】接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造を可能にする。
【解決手段】半導体基板１０は、シリコン基板１１と、このシリコン基板１１上に形成された薄いシリコンゲルマニウム層１２と、このシリコンゲルマニウム層１２上に形成されたシリコン層１３とを有する。シリコンゲルマニウム層１２は、シリコン基板１１とシリコン層１３とを、ワード線ＷＬ方向の中央部でのみ接続し、半導体基板１０の中で狭隘部１２ａを形成している。シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。 （もっと読む）

【課題】半導体装置の電気的特性のさらなる改善を可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上にＳｉＯ₂膜３１ａと、アモルファス構造のａ−Ｓｉ層３３と、ＳｉＯ₂膜３１ｂと、単結晶構造のＳｉ層５とが順次積層された状態で、チャネル部位を覆い、ソース又はドレインとなる部位を覆わないレジストパターンＲ１をＳｉ層５上に形成する工程と、レジストパターンＲ１をマスクに、イオン注入法によりａ−Ｓｉ層３３に不純物を導入する工程と、ａ−Ｓｉ層３３に導入された不純物を熱処理で横方向に拡散させることにより、当該不純物をチャネル部位直下の領域のａ−Ｓｉ層３３に導入すると同時にａ−Ｓｉ層を多結晶化する工程と、を含む。 （もっと読む）