【課題】トレンチの窪みを抑制し、かつＳＴＩの素子分離のための絶縁層の幅の制御性を確保することが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に開口部２２を有する窒化シリコン膜１４を形成する工程と、窒化シリコン膜上および開口部の側面に酸化シリコン膜１５を形成する工程と、酸化シリコン膜をエッチングし、開口部の側面に側壁１６を形成する工程と、側壁および窒化シリコン膜をマスクに半導体基板にトレンチ２０を形成する工程と、トレンチ内に絶縁層を形成する工程と、を有する。そして、酸化シリコン膜の形成に、プラズマ酸化法またはラジカル酸化法を用いる半導体装置の製造方法である。 （もっと読む）

【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置における１層ゲート構
造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。
【解決手段】半導体記憶装置において、
１層ゲート構造の回路素子の第３ゲート電極層４３ａの膜厚が、２層構造の回路素子の第
１ゲート電極層の膜厚より厚く形成されている。また、第２電極間絶縁膜４４ａが上面に
形成されている第２素子分離絶縁膜１４ｂ部分の上面が、第３ゲート電極層４３ａの上面
とほぼ等しい高さであり、第２電極間絶縁膜４４ａの開口部４５ａ内に露出された第２素
子分離絶縁膜１４ｂ部分の上面が、半導体基板２０の上面より高くなっている。そのため
、１層ゲート構造の回路素子における第３ゲート電極層４３ａ上の第４ゲート電極層４６
ａと半導体基板２０との電気的短絡の恐れがない。 （もっと読む）

【課題】 本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。
【解決手段】 本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。 （もっと読む）

【課題】 光リソグラフィ及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供すること。
【解決手段】 集積回路チップの製造レベルの構造部の第１の組を、基板内に形成された電子ビーム位置合わせターゲットに位置合わせして、電子ビーム・リソグラフィを用いて構造部の第１の組を形成し、そして、集積回路チップの同じ製造レベルの構造部の第２の組を、基板内に形成された光位置合わせターゲットに位置合わせして、フォトリソグラフィを用いて構造部の第２の組を形成する方法であって、光位置合わせターゲット自体は電子ビーム位置合わせターゲットに位置合わせされる、方法を提供する。また、電子ビーム位置合わせターゲットを形成する方法及び構造体を提供する。 （もっと読む）

【課題】ＳｉＧｅ層をエッチングする際に、Ｓｉ層の増速エッチングを防止できるように
した半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層を形成する工程と、Ｓｉ層とＳｉＧｅ層とを部分的にエッチングして、ＳｉＧｅ層の側面を露出させる溝を形成する工程と、溝を介してＳｉＧｅ層をエッチングすることによって、Ｓｉ基板とＳｉ層との間に空洞部を形成する工程と、を含み、空洞部を形成する工程では、Ｓｉ基板に対して例えばフッ硝酸溶液を用いたエッチング処理と、純水を用いた水洗処理とを交互に繰り返し行う。 （もっと読む）

【課題】本発明は厚さ１００ｎｍ未満のＳＯＩ層をもち、欠陥の発生を抑制した高品質なＳＩＭＯＸ基板の製造方法を提供する。
【解決手段】シリコン単結晶基板に酸素イオンを注入し、その後高温熱処理を施すことにより、埋め込み酸化層および表面単結晶シリコン層を形成するＳＩＭＯＸ基板の製造方法において、上記高温アニール後、あるいはその後必要に応じて実施するＩＴＯＸ処理後の残存ＳＯＩ層が１３０ｎｍ以上であり、引き続き１１００℃未満の温度の熱酸化して、ＳＯＩ厚を１００ｎｍ未満まで薄膜化することを特徴とする。
【効果】本発明により、厚さ１００ｎｍ未満のＳＯＩ層をもち、欠陥の発生を抑制した高品質なＳＩＭＯＸ基板が得られる。 （もっと読む）

【課題】部分ＳＯＩウェーハ、埋め込み酸化膜段差パターン付ＳＯＩウェーハ、埋め込み酸化膜段差パターン付２重ＳＯＩウェーハ、及びその製造方法を提供する。
【解決手段】ＳＯＩウェーハ上に保護膜を形成する工程と、引き続き保護膜の一部分をエッチングによって除去して開口部を設ける工程と、引き続きウェーハを熱処理炉内に導入して埋め込み酸化膜厚を減ずる熱処理工程を含む部分ＳＯＩウェーハおよび埋め込み酸膜化段差パターン付ＳＯＩウェーハの製造方法であり、前記埋め込み酸化膜厚を減ずる熱処理雰囲気には塩素を含有する気体ならびに酸素が含まれ、さらに前記熱処理雰囲気は、当該熱処理温度においてウェーハ表面に表面酸化膜が成長する範囲の酸素分圧を有することを特徴とする部分ＳＯＩウェーハおよび埋め込み酸化膜段差パターン付ＳＯＩウェーハの製造方法。 （もっと読む）

【課題】製造時における素子分離絶縁膜のダメージを軽減する。
【解決手段】メモリセルアレイ領域と選択ゲート領域とを有する不揮発性半導体記憶装置の製造方法であって、第１絶縁膜を形成する工程と、第１シリコン膜を形成する工程と、素子形成領域を区画する素子分離絶縁膜を形成する工程と、素子分離絶縁膜の表面をエッチングする工程と、第２絶縁膜を形成する工程と、第２シリコン膜を形成する工程と、選択ゲート領域に開口を有するマスク膜を形成する工程と、選択ゲート領域における第２シリコン膜をシリコン酸化膜に変換／置換する工程と、開口下の前記第１シリコン膜が露出するまで、シリコン酸化膜及び第２絶縁膜をエッチングする工程と、薬液によりマスク膜を除去する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 （もっと読む）

【課題】 光リソグラフィ及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供すること。
【解決手段】 集積回路チップの製造レベルの構造部の第１の組を、基板内に形成された高原子量層を含む電子ビーム位置合わせターゲットに位置合わせして、電子ビーム・リソグラフィを用いて構造部の第１の組を形成し、そして、集積回路チップの同じ製造レベルの構造部の第２の組を、基板内に形成された光位置合わせターゲットに位置合わせして、フォトリソグラフィを用いて構造部の第２の組を形成する方法であって、光位置合わせターゲット自体は電子ビーム位置合わせターゲットに位置合わせされる、方法を提供する。また、電子ビーム位置合わせターゲットを形成する方法及び構造体を提供する。 （もっと読む）

【課題】シリコン層の下に貫通した空洞部が形成されなくなるといった不都合を防止し、良好なＳＯＩ構造を形成することにより、ＳＯＩ構造を有する優れた半導体装置を製造することのできる、方法を提供する。
【解決手段】半導体基板１の全面の表層部に、酸化膜を形成する。第１半導体層５をウエットエッチングにより除去するに先立ち、酸化膜の少なくとも一部を除去して半導体基板１の基板半導体層１ａを露出させる。そして、ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、ＳＯＩ構造を得る。 （もっと読む）