【課題】過渡状態における温度検知の遅れ時間を短縮可能な半導体装置を提供すること。
【解決手段】本半導体装置は、半導体基板と、前記半導体基板上に形成された、前記半導体基板の温度を検知する温度検知素子と、前記温度検知素子を被覆する絶縁膜と、前記絶縁膜を介して前記温度検知素子の少なくとも一部を被覆する金属部と、を有する。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】基板表面の段差の発生を抑制すると共に、製造工程を簡略化し、結合欠陥等の発生を防止した高品質な半導体基板の製造方法を提供する。
【解決手段】半導体基板の製造方法は、半導体基板のＢＯＸ酸化膜形成予定領域の外周部分に、ＢＯＸ酸化膜形成予定領域よりも深くトレンチ開口部を設ける工程と、ＢＯＸ酸化膜形成予定領域の上部を開口したレジストマスクを形成する工程と、ＢＯＸ酸化膜形成予定領域の上部をエッチングする工程と、ＢＯＸ酸化膜形成予定領域に所望の深さまで酸素イオンを注入する工程と、レジストマスクを除去する工程と、半導体基板を熱処理し、ＢＯＸ酸化膜を形成する工程とを備える。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】半導体基板に非貫通Ｖ字溝による凹部を有する半導体チップが、半田付けの熱履歴による前記凹部のコーナー部への応力集中により、半導体特性が劣化することを抑制することのできる半導体装置およびその製造方法を提供すること。
【解決手段】ｎ型ウエハ１の表面に、格子状のパターンのｐ型拡散層３１を備え、裏面に、前記パターンと同ピッチの格子状のパターンを備え、該裏面に平行であって前記ｐ型拡散層３１が露出する底面と該底面から立ち上がるテーパー状の側辺面９ｄとで構成されるＶ字溝２１ｂを有し、該テーパー状の側辺面９ｄに囲まれる前記裏面にｐ型半導体層を備え、前記側辺面９ｄに沿って、前記表面の前記ｐ型拡散層３１と前記裏面のｐ型半導体層とを導電接続するｐ型分離層４ｂを備え、前記Ｖ字溝２１ｂが側辺面のコーナー部と底面との交差部近傍が面取り形状を有している。 （もっと読む）

【課題】低コストで高い信頼性を有する逆阻止型の半導体装置およびその製造方法を提供する。
【解決手段】半導体チップを構成する表面構造１３３、裏面構造１３４を形成した薄い半導体ウェハ１０１を両面粘着テープ１３７で支持基板１４１に貼り付け、薄い半導体ウェハ１０１にスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成し、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層１４５を裏面拡散層であるｐコレクタ領域１１０と接して表面側に延在するようにイオン注入と低温アニールまたはレーザーアニールで形成する。レーザーダイシングを行って、分離層１４５の下でコレクタ電極１１１を過不足なくきれいに切断した後、両面粘着テープ１３７をコレクタ電極１１１から剥がして半導体チップとすることで逆阻止型の半導体装置を形成する。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】作製工程を削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線等含む）を形成する工程、コンタクトホールを形成する（コンタクトホール以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置を作製する。コンタクトホールを形成する工程において、半導体層が除去された溝部を形成することで、寄生チャネルの形成を防ぐ。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）