【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】半導体基板の結晶性の悪化を招くことなく、素子分離トレンチの幅を小さくできる半導体装置の製造方法を提供する。
【解決手段】マスク用窒化膜５１およびパッド酸化膜５２からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、素子分離トレンチ２１が形成される。素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２が形成される。続いて、半導体基板２を窒素雰囲気中に配置して、半導体基板２が熱処理される。熱処理後に、エッチングにより、ライナー酸化膜２２が薄膜化される。そして、ＨＤＰ−ＣＶＤ法により、絶縁物２３が素子分離トレンチ２１内に埋め込まれる。 （もっと読む）

【課題】歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。
【解決手段】歪チャネルを有するMOS トランジスタ(M) を製造する方法は、(a) 半導体基板(10)の表面に、ソース領域及びドレイン領域とMOS トランジスタを囲む絶縁領域(22)に部分的に延びる絶縁された犠牲ゲートとを備えたMOS トランジスタを形成するステップと、(b) 犠牲ゲートの上面と略同一の高さの上面を有する絶縁層を形成するステップと、(c) 犠牲ゲートを除去するステップと、(d) 露出した絶縁領域(22)の少なくとも上部分をエッチングしてトレンチを形成するステップと、(e) 半導体基板(10)を歪ませることが可能な材料(24)をトレンチに充填するステップと、(f) 犠牲ゲートの除去によって空いた空間にMOS トランジスタの絶縁ゲート(12)を形成するステップとを有する。 （もっと読む）

【課題】素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリを提供する。
【解決手段】シリコン基板２には、メモリセル領域７０およびアライメントマーク領域８０が設定されている。メモリセル領域７０には、シリコン基板２の表層部に、アクティブ領域３０を分離する素子分離トレンチ２１が形成されている。アライメントマーク領域８０には、シリコン基板２の表層部に、マスク合わせのためのアライメントトレンチ８２が形成されている。素子分離トレンチ２１内には、素子分離トレンチ２１間のアクティブ領域３０が突出するように、絶縁物（酸化膜）２３が素子分離トレンチ２１の深さ方向途中まで埋め込まれている。一方、アライメントトレンチ８２内には、絶縁物２３がアライメントトレンチ８２の深さ方向途中まで埋め込まれている。 （もっと読む）

【課題】裏面に対する各種プロセスを必要としない簡素な構造の半導体装置を提供する。
【解決手段】活性層２に対して埋込絶縁膜４との境界部分にｎ⁺型埋込領域６が形成されているＳＯＩ基板５を用いて、素子領域８と配線引出部９との間にトレンチ分離部１１を配置し、トレンチ分離部１１をｎ^-型ドリフト層７と同じもしくはそれより深く、かつ、埋込絶縁膜４から離間するように形成する。このような構成とすれば、ＳＯＩ基板５に対して予め形成しておけるｎ⁺型埋込領域６を介して行うことができる。このため、高耐圧ＭＯＳＦＥＴ１の素子領域８と配線引出部９との電気的な接続を裏面電極などを備える必要がなく、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置により、層間絶縁膜１８に大きな電位差が掛かることを抑制できる。また、電位分布が不均一になることを防止でき、高耐圧ＭＯＳＦＥＴ１の耐圧低下を抑制することも可能となる。 （もっと読む）

【課題】ＳＯＩ基板に形成され、ＳＯＩ基板を構成する半導体層の素子領域の周囲が素子分離により囲まれた半導体装置において、素子分離に起因する信頼度の低下を防ぐことのできる技術を提供する。
【解決手段】トレンチ分離を構成するディープトレンチ４の上部のトレンチ幅を、１．２μｍよりも狭くすることにより、ディープトレンチ４の内部を絶縁膜５で埋め込んだ際に生じる中空７が、絶縁膜５の上面に現れるのを防ぐことができる。ディープトレンチ４の上部のトレンチ幅が狭くなることにより懸念される互いに隣接する素子領域間の耐圧の低下は、ディープトレンチ４の上部に、ディープトレンチ４の内部に埋め込まれた絶縁膜５と繋がるＬＯＣＯＳ絶縁膜６を形成することによって回避する。 （もっと読む）

【課題】 トレンチの内部に酸化障壁となる膜を形成しなくても、トレンチの内部に埋め込まれた埋め込み材料に空隙が発生することを抑制することが可能なトレンチの埋め込み方法を提供すること。
【解決手段】 少なくともトレンチ６の側壁に酸化膜７が形成されている半導体基板１を加熱し、半導体基板１の表面にアミノシラン系ガスを供給して半導体基板１上にシード層８を形成し、シード層８が形成された半導体基板１を加熱し、シード層８の表面にモノシランガスを供給してシード層８上にシリコン膜９を形成し、シリコン膜９が形成された半導体基板１のトレンチ６を、焼成することで収縮する埋め込み材料１０を用いて埋め込み、トレンチ６を埋め込む埋め込み材料１０を、水及び／又はヒドロキシ基を含む雰囲気中で焼成するとともに、シリコン膜９、及びシード層８をシリコン酸化物に変化させる。 （もっと読む）

【課題】加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。 （もっと読む）

【課題】半導体装置における素子形成領域エッジ部分の電界集中を抑制し、素子の消費電力低減を図る。
【解決手段】半導体装置は、シリコンを含む絶縁膜上に選択的に形成された厚さが３５ｎｍ以下の半導体膜と、半導体膜の周囲に、半導体膜以上の厚みの酸化シリコン膜で絶縁膜上に形成された素子分離膜と、素子分離膜上及び半導体膜上に、素子分離膜及び半導体膜で構成される凹部に沿って平面図で直線状に形成されたゲート電極膜と、を有するため、半導体膜上面は、その周囲に設けられた酸化シリコン膜の上面よりも低く構成される。そのため、ゲート電極膜が半導体膜の側面の一部にまわりこんで形成されることはなく、従来のような電界集中の問題を抑制することができる。 （もっと読む）

【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ１６をＳｉ基板１０の主面に形成する。次に、トレンチ１６の深さを測定する。トレンチ１６の底面からＳｉ基板１０に酸素イオン１８を注入する。この際に、測定したトレンチ１６の深さと所望の深さの差に基づいて酸素イオン１８の注入エネルギーを調整して、Ｓｉ基板１０の所望の深さに酸素イオン１８が注入されるようにする。次に、熱処理を行って酸素イオン１８を注入した位置にＳｉＯ_２膜２２を形成する。次に、ＳｉＯ_２膜２２をエッチングストッパとして用いて、トレンチ１６の底面からＳｉ基板１０を更にエッチングしてトレンチ２４を形成する。その後、ＳｉＯ_２膜２２を除去する。 （もっと読む）