半導体装置の製造方法
【課題】加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
異なる種類の絶縁膜例えばシリコン酸化膜とシリコン窒化膜で形成されているパターンに対して、シリコン酸化膜をエッチングする加工膜とし、シリコン窒化膜をエッチングしない非加工膜としてＲＩＥ（Reactive Ion Etching）で選択的にエッチングするプロセスが実行されている。
【０００３】
上記ＲＩＥでエッチングする場合、選択的なエッチング条件であっても、非加工膜はわずかにエッチングされる。このため、非加工膜を保護膜として用いている場合、加工膜の設定量の加工が終了したときに、非加工膜が消滅していることがあった。非加工膜が消滅すると、その保護対象の膜がエッチングされてしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施形態の半導体装置の製造方法は、下地層の上に非加工膜を形成する工程と、前記非加工膜および前記下地層に溝を形成する工程と、前記溝内を埋め込むように加工膜を形成する工程と、前記非加工膜を露出させるように前記加工膜を平坦化する工程とを備える更に、前記加工膜および前記非加工膜の上に保護膜を形成する工程と、ＲＩＥ法を用いて、前記保護膜をエッチングすると共に、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備える。
【０００７】
他の実施形態の半導体装置の製造方法は、下地層の上に非加工膜を形成する工程と、前記非加工膜および前記下地層に溝を形成する工程と、前記溝内を埋め込むように加工膜を形成する工程とを備える。更に、前記非加工膜の上面の上に加工膜が設定膜厚残るように前記加工膜を平坦化する工程と、ＲＩＥ法を用いて、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（ｂ）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図
【図４】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１）
【図５】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その２）
【図６】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その３）
【図７】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その４）
【図８】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その５）
【図９】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その６）
【図１０】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その７）
【図１１】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その８）
【図１２】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その９）
【図１３】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１０）
【図１４】第２実施形態を示すもので、製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図
【発明を実施するための形態】
【０００９】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１３】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１４】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２の３Ａ−３Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２の３Ｂ−３Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。
【００１５】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１６】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１７】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
【００１８】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造を有する。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層１０ｂ（即ち、シリサイド層単体）で構成しても良い。
【００１９】
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１７によって互いに電気的に分離されている。この溝１７内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００２０】
メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１２が形成されている。このライナー絶縁膜１２上には、例えばシリコン酸化膜からなる層間絶縁膜１３が形成されている。ライナー絶縁膜１２は、シリコン酸化膜からなる層間絶縁膜１３の形成時に酸化剤が制御ゲート電極ＣＧへ到達することを防ぎ、特にシリサイド層１０ｂの酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極ＣＧ間はライナー絶縁膜１２を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００２１】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４〜図１３に示す工程断面図を参照して説明する。尚、図４〜図１３は、図３（ｂ）に対応する断面構造の製造段階を模式的に示す。
【００２２】
まず、図４に示すように、ｐ型のシリコン基板１（または表層にｐ型ウエルを形成したシリコン基板）の表面に、ゲート絶縁膜７として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。
【００２３】
次に、図５に示すように、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１４を形成し、続いて、シリコン窒化膜１４上に化学気相成長法を用いてシリコン酸化膜１５を形成する。この後、シリコン酸化膜１５上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１５をＲＩＥ法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１５をマスクにしてシリコン窒化膜１４をエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６参照）。
【００２４】
次に、図７に示すように、ＣＶＤ法あるいは塗布技術を用いて例えばシリコン酸化膜５を加工後の溝４に埋め込む。尚、図７においては、溝４の形成時にマスクとして用いたシリコン酸化膜１５をここで形成したシリコン酸化膜５と一体化して示している。この後、図８に示すように、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１４が露出するまで平坦化を行うことにより、素子分離絶縁膜５を形成する。この構成の場合、素子分離絶縁膜（シリコン酸化膜）５が加工する膜（加工膜）に対応し、シリコン窒化膜１４が加工しない膜（非加工膜）に対応する。尚、シリコン窒化膜１４は、多結晶シリコン層８が加工されないように保護する保護膜である。
【００２５】
次いで、ＲＩＥ法を用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込むのであるが、このＲＩＥ法を実行する前に次の処理を実行する。即ち、図９に示すように、シリコン酸化膜（素子分離絶縁膜）５およびシリコン窒化膜１４上に、保護膜として例えばシリコン酸化膜１６を例えばＣＶＤ法により形成する。
【００２６】
この後、ＲＩＥ法を用いて、シリコン酸化膜５とシリコン窒化膜１４をそれらのエッチングレートの差によりシリコン酸化膜５を選択的にエッチングする。この場合、ＲＩＥにおいては、ＣＦ系のガスからなるプラズマを生成しており、その導入ガスの条件（プラズマ生成条件）は、例えば次の通りである。
Ｃ4Ｆ6を１０ｓｃｃｍ、Ａｒを６００ｓｃｃｍ、Ｏ2を１０ｓｃｃｍ
【００２７】
上記導入ガスの条件でＲＩＥを行う場合、導入ガスの解離が十分に進行した状態では、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比は、ほぼ６：１程度となる。ただし、プラズマ生成のために電力を供給開始（放電開始）した時点からある程度の時間（例えば５秒程度の時間）の間は、反応チャンバ内に導入した導入ガスが十分に解離していないため、選択的なエッチングを実行することができず、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ１：１でエッチングされてしまう。
【００２８】
図１０は、プラズマ生成のために電力を供給開始した時点から例えば５秒程度の時間が経過した時点の加工状態を示しており、シリコン酸化膜１６がエッチングされてほぼ消失している。この状態で、上記した条件（即ち、導入ガスが十分に解離し、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ６：１となった条件）でＲＩＥを続ける。これにより、シリコン酸化膜５を所望の位置（図１１に示す位置）までエッチング（エッチバック）する。このとき、シリコン窒化膜１４も僅かにエッチングが進行するが、シリコン窒化膜１４は消失せずに残るため、多結晶シリコン層８を保護することができる（図１１参照）。
【００２９】
この後、多結晶シリコン層８上に残っているシリコン窒化膜１４を例えばウエットエッチングで選択的にエッチングして除去し、図１２に示すような構成を得る。
次いで、図１３に示すように、露出した多結晶シリコン層８および素子分離絶縁膜５の表面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を周知のプロセスにより形成する。この後、電極間絶縁膜９上にＣＶＤ法を用いて導電層１０（制御ゲート電極ＣＧ）となるドープト多結晶シリコン層を形成し、図１３に示すような構成を得る。尚、ドープト多結晶シリコン層１０の不純物としては、例えばリン（Ｐ）を用いる。
【００３０】
この後は、周知のプロセスにより、電極分離用の溝１７（図３（ａ）参照）を形成し、複数のゲート構造を得る。次いで、溝１７の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。次に、溝１７内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層１０ｂを形成した後、図３（ａ）に示すように、ライナー絶縁膜１２と層間絶縁膜１３を形成する。
【００３１】
上記した構成の本実施形態においては、ＲＩＥ法を用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む工程を実行する前に、図９に示すように、シリコン酸化膜（素子分離絶縁膜）５およびシリコン窒化膜１４上に、シリコン酸化膜１６をＣＶＤ法により形成した。この構成によれば、プラズマ生成のために電力を供給開始（放電開始）した時点からある程度の時間（例えば５秒程度の時間）の間は、反応チャンバ内に導入した導入ガスが十分に解離していないため、選択的なエッチングを実行することができず、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ１：１でエッチングされてしまうときに、シリコン窒化膜１４を保護することができる。この結果、ＲＩＥ法を用いて、シリコン酸化膜５とシリコン窒化膜１４をそれらのエッチングレートの差によりシリコン酸化膜５を選択的にエッチングする場合におけるシリコン窒化膜１４の加工量を低減することができる。従って、ＲＩＥ時にシリコン窒化膜１４が消滅することを防止できる。
【００３２】
（第２実施形態）
図１４は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、図７に示すように、シリコン酸化膜５を溝４に埋め込んだ後、図８に示すように、シリコン窒化膜１４の上面が露出するまでシリコン酸化膜５をＣＭＰを用いて平坦化した。これに代えて、第２実施形態では、図７に示すように、シリコン酸化膜５を溝４に埋め込んだ後、図１４に示すように、ＣＭＰを用いて平坦化を行うときに、膜厚モニタにより、シリコン窒化膜１４の上面の上に残っているシリコン酸化膜５の膜厚をモニタすることによって、シリコン窒化膜１４の上面の上に所定膜厚（第１実施形態のシリコン酸化膜１６の膜厚と同程度の膜厚）のシリコン酸化膜５が残るように平坦化した。この後は、第１実施形態と同様にしてＲＩＥ法を用いたエッチングを実行する。
【００３３】
上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、溝４に埋め込んだシリコン酸化膜５をＣＭＰを用いて平坦化するときに、シリコン窒化膜１４の上面の上に所定膜厚のシリコン酸化膜５を残すように構成したので、第１実施形態のシリコン酸化膜１６を形成する工程を不要にすることができ、工程数を削減することができる。
【００３４】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態においては、加工膜のシリコン酸化膜５、保護膜のシリコン酸化膜１６としては、ＴＥＯＳ、ＰＳＺ（polysilizane）、ＢＰＳＧ（boron phosphor silicate glass）、ＰＳＧ（phosphor silicate glass）、シラン酸化膜を用いても良い。また、非加工膜としてシリコン窒化膜１４を用いたが、シリコン炭化膜（ＳｉＣ）をシリコン窒化膜１４に代えて、またはシリコン窒化膜１４と組み合わせて用いても良い。
【００３５】
上記した各実施形態では、加工膜としてシリコン酸化膜５を用いると共に、非加工膜としてシリコン窒化膜１４を用いたが、これに代えて、加工膜としてシリコン窒化膜を用いると共に、非加工膜としてシリコン酸化膜（ＴＥＯＳ、ＰＳＺ、ＢＰＳＧ、ＰＳＧ、シラン酸化膜）を用いても良い。尚、保護膜としてはシリコン窒化膜を用いる。このように構成した場合、ＲＩＥの導入ガスの条件は、例えば次の通りに設定する。
ＣＨ3Ｆを５０ｓｃｃｍ、Ａｒを１００ｓｃｃｍ、Ｏ2を５０ｓｃｃｍ
【００３６】
また、上記第１実施形態では、保護膜としてシリコン酸化膜１６（ＴＥＯＳ、ＰＳＺ、ＢＰＳＧ、ＰＳＧ、シラン酸化膜）を用いたが、これに限られるものではなく、シリコン窒化膜を用いても良い。更に、保護膜として単層のシリコン酸化膜１６を用いたが、これに限られるものではなく、上記した膜を適宜組み合わせた複数層の膜を用いても良い。
【００３７】
更に、上記した各実施形態では、素子分離溝４内に埋め込まれた素子分離絶縁膜（シリコン酸化膜）５をエッチバックする工程に適用したが、これに限られるものではなく、例えばＤＲＡＭのストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスにおいて、半導体基板のトレンチに埋め込まれたレジストやシリコンをエッチバックする工程に適用しても良い。この場合、レジストやシリコンが加工膜となり、半導体基板を保護するシリコン窒化膜が非加工膜となる。また、ダマシン配線を形成するプロセスにおいて、シリコン酸化膜の配線溝に埋め込まれた金属層をエッチバックする工程に適用しても良い。この場合、金属層が加工膜となり、シリコン酸化膜が非加工膜となる。
【００３８】
以上のように、本実施形態の半導体装置の製造方法によると、加工膜と非加工膜をＲＩＥで選択的に加工するときに、非加工膜の加工量を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、１４はシリコン窒化膜、１６はシリコン酸化膜である。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
異なる種類の絶縁膜例えばシリコン酸化膜とシリコン窒化膜で形成されているパターンに対して、シリコン酸化膜をエッチングする加工膜とし、シリコン窒化膜をエッチングしない非加工膜としてＲＩＥ（Reactive Ion Etching）で選択的にエッチングするプロセスが実行されている。
【０００３】
上記ＲＩＥでエッチングする場合、選択的なエッチング条件であっても、非加工膜はわずかにエッチングされる。このため、非加工膜を保護膜として用いている場合、加工膜の設定量の加工が終了したときに、非加工膜が消滅していることがあった。非加工膜が消滅すると、その保護対象の膜がエッチングされてしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
一実施形態の半導体装置の製造方法は、下地層の上に非加工膜を形成する工程と、前記非加工膜および前記下地層に溝を形成する工程と、前記溝内を埋め込むように加工膜を形成する工程と、前記非加工膜を露出させるように前記加工膜を平坦化する工程とを備える更に、前記加工膜および前記非加工膜の上に保護膜を形成する工程と、ＲＩＥ法を用いて、前記保護膜をエッチングすると共に、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備える。
【０００７】
他の実施形態の半導体装置の製造方法は、下地層の上に非加工膜を形成する工程と、前記非加工膜および前記下地層に溝を形成する工程と、前記溝内を埋め込むように加工膜を形成する工程とを備える。更に、前記非加工膜の上面の上に加工膜が設定膜厚残るように前記加工膜を平坦化する工程と、ＲＩＥ法を用いて、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備える。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２中の３Ａ−３Ａ線に沿って示す模式的な断面図、（ｂ）は図２中の３Ｂ−３Ｂ線に沿って示す模式的な断面図
【図４】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１）
【図５】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その２）
【図６】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その３）
【図７】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その４）
【図８】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その５）
【図９】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その６）
【図１０】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その７）
【図１１】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その８）
【図１２】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その９）
【図１３】製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図（その１０）
【図１４】第２実施形態を示すもので、製造途中における図２中の３Ｂ−３Ｂ線に沿って示す断面図
【発明を実施するための形態】
【０００９】
以下、複数の実施形態について、図面を参照して説明する。尚、各実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
（第１実施形態）
まず、図１は、第１実施形態のＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、図２中Ｙ方向に沿って延びる素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｘ方向に所定間隔で複数本形成されている。これによって、図２中Ｙ方向に沿って延びる活性領域３が図２中Ｘ方向に分離形成されている。メモリセルトランジスタのワード線ＷＬは、活性領域３と直交する方向（図２中Ｘ方向）に沿って延びるように形成されると共に、図２中Ｙ方向に所定間隔で複数本形成されている。
【００１３】
また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って延びるように形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１４】
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図３を参照しながら説明する。図３（ａ）は、図２の３Ａ−３Ａ線（ビット線方向、Ｙ方向）に沿う断面を模式的に示す図であり、図３（ｂ）は、図２の３Ｂ−３Ｂ線（ワード線方向、Ｘ方向）に沿う断面を模式的に示す図である。
【００１５】
図３（ａ）、（ｂ）に示すように、ｐ型のシリコン基板１の上部には、素子分離溝４がＸ方向に離間して複数形成されている。これら素子分離溝４は、活性領域３を図２中のＸ方向に分離している。素子分離溝４内には、素子分離絶縁膜５が形成されており、素子分離領域（ＳＴＩ）２を構成している。
【００１６】
メモリセルトランジスタは、シリコン基板１に形成されたｎ型の拡散層６と、シリコン基板１上に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に設けられたゲート電極ＭＧとを含んで構成される。ゲート電極ＭＧは、電荷蓄積層となる浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧ上に形成された電極間絶縁膜９と、電極間絶縁膜９上に形成された制御ゲート電極ＣＧとを有する。拡散層６は、シリコン基板１の表層におけるメモリセルトランジスタのゲート電極ＭＧの両脇に位置して形成されており、メモリセルトランジスタのソース／ドレイン領域を構成している。
【００１７】
ゲート絶縁膜７は、シリコン基板１（活性領域３）上に形成されている。ゲート絶縁膜７としては、例えばシリコン酸窒化膜を用いている。浮遊ゲート電極ＦＧとしては、例えばリン等の不純物がドープされた多結晶シリコン層（導電層）８を用いている。電極間絶縁膜９は、素子分離絶縁膜５の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜９としては、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（それぞれの膜厚が、例えばいずれも３ｎｍから１０ｎｍである）の膜、即ち、いわゆるＯＮＯ膜を用いている。
【００１８】
制御ゲート電極ＣＧは、メモリセルトランジスタのワード線ＷＬとして機能する導電層１０で構成される。導電層１０は、例えばリン等の不純物がドープされた多結晶シリコン層１０ａと、この多結晶シリコン層１０ａの直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層１０ｂとの積層構造を有する。シリサイド層１０ｂは、本実施形態の場合、例えばニッケルシリサイド（ＮｉＳｉ）で構成される。尚、導電層１０をすべてシリサイド層１０ｂ（即ち、シリサイド層単体）で構成しても良い。
【００１９】
また、図３（ａ）に示すように、メモリセルトランジスタのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは電極分離用の溝１７によって互いに電気的に分離されている。この溝１７内にはメモリセル間絶縁膜１１が形成されている。このメモリセル間絶縁膜１１としては、例えばＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜または低誘電率絶縁膜を用いている。
【００２０】
メモリセル間絶縁膜１１の上面、制御ゲート電極ＣＧの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜１２が形成されている。このライナー絶縁膜１２上には、例えばシリコン酸化膜からなる層間絶縁膜１３が形成されている。ライナー絶縁膜１２は、シリコン酸化膜からなる層間絶縁膜１３の形成時に酸化剤が制御ゲート電極ＣＧへ到達することを防ぎ、特にシリサイド層１０ｂの酸化によるワード線ＷＬの高抵抗化を防ぐ機能を有する。また、制御ゲート電極ＣＧ間はライナー絶縁膜１２を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
【００２１】
次に、本実施形態によるＮＡＮＤ型フラッシュメモリ装置の製造方法の一例を、図４〜図１３に示す工程断面図を参照して説明する。尚、図４〜図１３は、図３（ｂ）に対応する断面構造の製造段階を模式的に示す。
【００２２】
まず、図４に示すように、ｐ型のシリコン基板１（または表層にｐ型ウエルを形成したシリコン基板）の表面に、ゲート絶縁膜７として例えばシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極ＦＧとなる例えばドープト多結晶シリコン層８を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層８の不純物としては、例えばリン（Ｐ）を用いる。
【００２３】
次に、図５に示すように、ドープト多結晶シリコン層８上に化学気相成長法によってシリコン窒化膜１４を形成し、続いて、シリコン窒化膜１４上に化学気相成長法を用いてシリコン酸化膜１５を形成する。この後、シリコン酸化膜１５上にフォトレジスト（図示せず）を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜１５をＲＩＥ法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜１５をマスクにしてシリコン窒化膜１４をエッチングし、次いで、ドープト多結晶シリコン層８（浮遊ゲート電極ＦＧ）、ゲート絶縁膜７およびシリコン基板１をエッチングすることにより、素子分離のための溝４を形成する（図６参照）。
【００２４】
次に、図７に示すように、ＣＶＤ法あるいは塗布技術を用いて例えばシリコン酸化膜５を加工後の溝４に埋め込む。尚、図７においては、溝４の形成時にマスクとして用いたシリコン酸化膜１５をここで形成したシリコン酸化膜５と一体化して示している。この後、図８に示すように、ＣＭＰ（chemical mechanical polishing）を用いてシリコン窒化膜１４が露出するまで平坦化を行うことにより、素子分離絶縁膜５を形成する。この構成の場合、素子分離絶縁膜（シリコン酸化膜）５が加工する膜（加工膜）に対応し、シリコン窒化膜１４が加工しない膜（非加工膜）に対応する。尚、シリコン窒化膜１４は、多結晶シリコン層８が加工されないように保護する保護膜である。
【００２５】
次いで、ＲＩＥ法を用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込むのであるが、このＲＩＥ法を実行する前に次の処理を実行する。即ち、図９に示すように、シリコン酸化膜（素子分離絶縁膜）５およびシリコン窒化膜１４上に、保護膜として例えばシリコン酸化膜１６を例えばＣＶＤ法により形成する。
【００２６】
この後、ＲＩＥ法を用いて、シリコン酸化膜５とシリコン窒化膜１４をそれらのエッチングレートの差によりシリコン酸化膜５を選択的にエッチングする。この場合、ＲＩＥにおいては、ＣＦ系のガスからなるプラズマを生成しており、その導入ガスの条件（プラズマ生成条件）は、例えば次の通りである。
Ｃ4Ｆ6を１０ｓｃｃｍ、Ａｒを６００ｓｃｃｍ、Ｏ2を１０ｓｃｃｍ
【００２７】
上記導入ガスの条件でＲＩＥを行う場合、導入ガスの解離が十分に進行した状態では、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比は、ほぼ６：１程度となる。ただし、プラズマ生成のために電力を供給開始（放電開始）した時点からある程度の時間（例えば５秒程度の時間）の間は、反応チャンバ内に導入した導入ガスが十分に解離していないため、選択的なエッチングを実行することができず、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ１：１でエッチングされてしまう。
【００２８】
図１０は、プラズマ生成のために電力を供給開始した時点から例えば５秒程度の時間が経過した時点の加工状態を示しており、シリコン酸化膜１６がエッチングされてほぼ消失している。この状態で、上記した条件（即ち、導入ガスが十分に解離し、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ６：１となった条件）でＲＩＥを続ける。これにより、シリコン酸化膜５を所望の位置（図１１に示す位置）までエッチング（エッチバック）する。このとき、シリコン窒化膜１４も僅かにエッチングが進行するが、シリコン窒化膜１４は消失せずに残るため、多結晶シリコン層８を保護することができる（図１１参照）。
【００２９】
この後、多結晶シリコン層８上に残っているシリコン窒化膜１４を例えばウエットエッチングで選択的にエッチングして除去し、図１２に示すような構成を得る。
次いで、図１３に示すように、露出した多結晶シリコン層８および素子分離絶縁膜５の表面に、電極間絶縁膜９を形成する。この電極間絶縁膜９としては、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を周知のプロセスにより形成する。この後、電極間絶縁膜９上にＣＶＤ法を用いて導電層１０（制御ゲート電極ＣＧ）となるドープト多結晶シリコン層を形成し、図１３に示すような構成を得る。尚、ドープト多結晶シリコン層１０の不純物としては、例えばリン（Ｐ）を用いる。
【００３０】
この後は、周知のプロセスにより、電極分離用の溝１７（図３（ａ）参照）を形成し、複数のゲート構造を得る。次いで、溝１７の内底部のシリコン基板１の表面に、イオン注入法を用いて不純物をドーピングし、拡散層６を形成する。次に、溝１７内に、セルゲート間絶縁膜としてメモリセル間絶縁膜１１を形成した後、平坦化し、落とし込む。更に、多結晶シリコン層（導電層）１０の上部にニッケルシリサイド（ＮｉＳｉ）層１０ｂを形成した後、図３（ａ）に示すように、ライナー絶縁膜１２と層間絶縁膜１３を形成する。
【００３１】
上記した構成の本実施形態においては、ＲＩＥ法を用いて素子分離絶縁膜５を選択的にエッチングすることにより、浮遊ゲート電極ＦＧ（多結晶シリコン層８）間の素子分離絶縁膜５を落とし込む工程を実行する前に、図９に示すように、シリコン酸化膜（素子分離絶縁膜）５およびシリコン窒化膜１４上に、シリコン酸化膜１６をＣＶＤ法により形成した。この構成によれば、プラズマ生成のために電力を供給開始（放電開始）した時点からある程度の時間（例えば５秒程度の時間）の間は、反応チャンバ内に導入した導入ガスが十分に解離していないため、選択的なエッチングを実行することができず、シリコン酸化膜５とシリコン窒化膜１４のエッチングレートの比がほぼ１：１でエッチングされてしまうときに、シリコン窒化膜１４を保護することができる。この結果、ＲＩＥ法を用いて、シリコン酸化膜５とシリコン窒化膜１４をそれらのエッチングレートの差によりシリコン酸化膜５を選択的にエッチングする場合におけるシリコン窒化膜１４の加工量を低減することができる。従って、ＲＩＥ時にシリコン窒化膜１４が消滅することを防止できる。
【００３２】
（第２実施形態）
図１４は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第１実施形態では、図７に示すように、シリコン酸化膜５を溝４に埋め込んだ後、図８に示すように、シリコン窒化膜１４の上面が露出するまでシリコン酸化膜５をＣＭＰを用いて平坦化した。これに代えて、第２実施形態では、図７に示すように、シリコン酸化膜５を溝４に埋め込んだ後、図１４に示すように、ＣＭＰを用いて平坦化を行うときに、膜厚モニタにより、シリコン窒化膜１４の上面の上に残っているシリコン酸化膜５の膜厚をモニタすることによって、シリコン窒化膜１４の上面の上に所定膜厚（第１実施形態のシリコン酸化膜１６の膜厚と同程度の膜厚）のシリコン酸化膜５が残るように平坦化した。この後は、第１実施形態と同様にしてＲＩＥ法を用いたエッチングを実行する。
【００３３】
上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、溝４に埋め込んだシリコン酸化膜５をＣＭＰを用いて平坦化するときに、シリコン窒化膜１４の上面の上に所定膜厚のシリコン酸化膜５を残すように構成したので、第１実施形態のシリコン酸化膜１６を形成する工程を不要にすることができ、工程数を削減することができる。
【００３４】
（その他の実施形態）
以上説明した複数の実施形態に加えて以下のような構成を採用しても良い。
上記した各実施形態においては、加工膜のシリコン酸化膜５、保護膜のシリコン酸化膜１６としては、ＴＥＯＳ、ＰＳＺ（polysilizane）、ＢＰＳＧ（boron phosphor silicate glass）、ＰＳＧ（phosphor silicate glass）、シラン酸化膜を用いても良い。また、非加工膜としてシリコン窒化膜１４を用いたが、シリコン炭化膜（ＳｉＣ）をシリコン窒化膜１４に代えて、またはシリコン窒化膜１４と組み合わせて用いても良い。
【００３５】
上記した各実施形態では、加工膜としてシリコン酸化膜５を用いると共に、非加工膜としてシリコン窒化膜１４を用いたが、これに代えて、加工膜としてシリコン窒化膜を用いると共に、非加工膜としてシリコン酸化膜（ＴＥＯＳ、ＰＳＺ、ＢＰＳＧ、ＰＳＧ、シラン酸化膜）を用いても良い。尚、保護膜としてはシリコン窒化膜を用いる。このように構成した場合、ＲＩＥの導入ガスの条件は、例えば次の通りに設定する。
ＣＨ3Ｆを５０ｓｃｃｍ、Ａｒを１００ｓｃｃｍ、Ｏ2を５０ｓｃｃｍ
【００３６】
また、上記第１実施形態では、保護膜としてシリコン酸化膜１６（ＴＥＯＳ、ＰＳＺ、ＢＰＳＧ、ＰＳＧ、シラン酸化膜）を用いたが、これに限られるものではなく、シリコン窒化膜を用いても良い。更に、保護膜として単層のシリコン酸化膜１６を用いたが、これに限られるものではなく、上記した膜を適宜組み合わせた複数層の膜を用いても良い。
【００３７】
更に、上記した各実施形態では、素子分離溝４内に埋め込まれた素子分離絶縁膜（シリコン酸化膜）５をエッチバックする工程に適用したが、これに限られるものではなく、例えばＤＲＡＭのストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスにおいて、半導体基板のトレンチに埋め込まれたレジストやシリコンをエッチバックする工程に適用しても良い。この場合、レジストやシリコンが加工膜となり、半導体基板を保護するシリコン窒化膜が非加工膜となる。また、ダマシン配線を形成するプロセスにおいて、シリコン酸化膜の配線溝に埋め込まれた金属層をエッチバックする工程に適用しても良い。この場合、金属層が加工膜となり、シリコン酸化膜が非加工膜となる。
【００３８】
以上のように、本実施形態の半導体装置の製造方法によると、加工膜と非加工膜をＲＩＥで選択的に加工するときに、非加工膜の加工量を低減することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
図面中、１はシリコン基板、２は素子分離領域、３は活性領域、４は素子分離溝、５は素子分離絶縁膜、１４はシリコン窒化膜、１６はシリコン酸化膜である。
【特許請求の範囲】
【請求項１】
下地層の上に非加工膜を形成する工程と、
前記非加工膜および前記下地層に溝を形成する工程と、
前記溝内を埋め込むように加工膜を形成する工程と、
前記非加工膜を露出させるように前記加工膜を平坦化する工程と、
前記加工膜および前記非加工膜の上に保護膜を形成する工程と、
ＲＩＥ法を用いて、前記保護膜をエッチングすると共に、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備えてなる半導体装置の製造方法。
【請求項２】
下地層の上に非加工膜を形成する工程と、
前記非加工膜および前記下地層に溝を形成する工程と、
前記溝内を埋め込むように加工膜を形成する工程と、
前記非加工膜の上面の上に加工膜が設定膜厚残るように前記加工膜を平坦化する工程と、
ＲＩＥ法を用いて、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備えてなる半導体装置の製造方法。
【請求項３】
前記加工膜としてシリコン酸化膜、
前記非加工膜としてシリコン窒化膜およびシリコン炭化膜の少なくとも一方を用いることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記加工膜としてシリコン窒化膜、
前記非加工膜としてシリコン酸化膜を用いることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項５】
前記加工膜としてシリコン酸化膜、
前記非加工膜としてシリコン窒化膜およびシリコン炭化膜の少なくとも一方、
前記保護膜としてシリコン酸化膜およびシリコン炭化膜の少なくとも一方を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１】
下地層の上に非加工膜を形成する工程と、
前記非加工膜および前記下地層に溝を形成する工程と、
前記溝内を埋め込むように加工膜を形成する工程と、
前記非加工膜を露出させるように前記加工膜を平坦化する工程と、
前記加工膜および前記非加工膜の上に保護膜を形成する工程と、
ＲＩＥ法を用いて、前記保護膜をエッチングすると共に、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備えてなる半導体装置の製造方法。
【請求項２】
下地層の上に非加工膜を形成する工程と、
前記非加工膜および前記下地層に溝を形成する工程と、
前記溝内を埋め込むように加工膜を形成する工程と、
前記非加工膜の上面の上に加工膜が設定膜厚残るように前記加工膜を平坦化する工程と、
ＲＩＥ法を用いて、前記加工膜を選択的にエッチングして前記溝内の前記加工膜を落とし込む工程とを備えてなる半導体装置の製造方法。
【請求項３】
前記加工膜としてシリコン酸化膜、
前記非加工膜としてシリコン窒化膜およびシリコン炭化膜の少なくとも一方を用いることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記加工膜としてシリコン窒化膜、
前記非加工膜としてシリコン酸化膜を用いることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項５】
前記加工膜としてシリコン酸化膜、
前記非加工膜としてシリコン窒化膜およびシリコン炭化膜の少なくとも一方、
前記保護膜としてシリコン酸化膜およびシリコン炭化膜の少なくとも一方を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−４９３６５（Ｐ２０１２−４９３６５Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９０７６３（Ｐ２０１０−１９０７６３）
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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