【課題】半導体装置（ＤＲＡＭ等）を構成するメモリセル（ＤＲＡＭメモリセル等）の信号量を増加させる。
【解決手段】基板と、前記基板に形成された素子分離用の溝の内部に形成され、絶縁膜と導電層からなる素子分離層と、前記素子分離層間に形成され、前記絶縁膜により前記導電層と分離されている信号電荷蓄積用の第１の導電型の半導体層と、前記第１の導電型の半導体層の下部に形成された第２の導電型の半導体層と、前記第１の導電型の半導体層の上部に形成されたトランジスタとを備えることを特徴とする半導体装置。 （もっと読む）

【課題】基板浮遊効果の低減を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜３１によって分離される。ＮＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１及びｎ型のウェル領域１２が隣接して形成される。ボディー領域は隣接するウェル領域１１に接している。層間絶縁膜４上に形成された配線層は、層間絶縁膜４中に設けられたボディーコンタクトを介してボディー領域と電気的に接続される。 （もっと読む）

【課題】絶縁膜上の半導体層に形成されたトランジスタの閾値特性の変動を防止できるようにした半導体装置を提供する。
【解決手段】Ｓｉ基板１と、ＳＢＳＩ領域のＳｉ基板１に設けられたｐ型のウェル拡散層９と、ウェル拡散層９上に設けられたＳｉＯ_２膜３と、ＳｉＯ_２膜３上に設けられたＳｉ層５と、Ｓｉ層５に設けられた複数個のｐチャネルトランジスタ及び複数個のｎチャネルトランジスタとを備え、ウェル拡散層９はＧＮＤ端子１５に接続されている。このような構成であれば、ウェル拡散層９をＧＮＤに固定することができるので、Ｓｉ基板１にバイアスがかかった場合でも、その影響をウェル拡散層９上のＳｉ層５に伝えないようにすることができる。 （もっと読む）

【課題】簡単な工程で共通ソース拡散配線上に断線することなく連続した金属シリサイドを形成して、低抵抗な共通ソース線を確実に形成できる不揮発性半導体記憶装置を提供する。
【解決手段】互いに隣接するビット線１０３間の領域に複数の素子分離用溝１０５を夫々形成し、その複数の素子分離用溝１０５により少なくとも互いに隣接するメモリセルのドレイン拡散領域１０６間を分離する。また、互いに隣接するビット線１０３間の領域、かつ、共通ソース拡散配線１０７に対応する領域およびその領域と複数の素子分離用溝１０５との間の領域にＰＮ接合分離領域(領域４００)を夫々形成し、そのＰＮ接合分離領域(領域４００)により互いに隣接するメモリセル間を分離する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は，半導体層と、高耐圧トランジスタ形成領域１００に形成された第１導電型の第１ウェルと、第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタ１００Ｐと、第１ウェルと隣接する第２導電型の第２ウェルと、低耐圧トランジスタ形成領域２００に形成され、第２ウェルと隣接する第１導電型の第３ウェルと、第３ウェルに設けられた低耐圧トランジスタ２００Ｎ，２００Ｐと、半導体層の上方に形成された層間絶縁層と、層間絶縁層の上方に形成された導電層５０と、を含み、導電層５０は、平面視において、第１ウェルと第２ウェルとの第１境界３０、および，第２ウェルと第３ウェルとの第２境界３２のうちの少なくとも一方には設けられていない。 （もっと読む）

【課題】 １回のパターン工程で、マスクアライメントに必要な段差を確保し、該段差が高温の熱拡散工程を経た後にもアライメントマークとして機能する半導体装置の製造方法を提供することにある。
【解決手段】 半導体ウェハに選択的に窒化膜９ａ、９ｂを形成した後、熱酸化により熱酸化膜１２を形成し、窒化膜９を除去しレジスト７４を形成し、熱酸化膜１２とレジスト７４とをマスクとして半導体ウェハに不純物７５を導入し、レジスト７４除去後、熱酸化膜１２をマスクとして半導体ウェハに不純物７６を導入し、不純物７５，７６を拡散することにより拡散層１１、７３を形成する。 （もっと読む）

【課題】寄生ＭＯＳトランジスタの動作を防止し、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、半導体層１０の上方に形成されたゲート絶縁層３０、ゲート電極３２と、半導体層１０内に形成されたチャネル領域３１と、半導体層内に形成されたソース領域３４およびドレイン領域３６と、トランジスタ形成領域１１０を囲むガードリング領域９０と、半導体層１０内に、少なくともチャネル領域３１、ソース領域３４、およびドレイン領域３６以外の領域に形成されたオフセット絶縁層３８と、半導体層１０の上方に形成された第１層間絶縁層５０と、第１層間絶縁層の上方で、ガードリング領域９０と電気的に接続された第１シールド層６２と、第２層間絶縁層６０の上方に形成され、ゲート電極３２とも接続可能な第２シールド層７２と、を含む。 （もっと読む）

【課題】フォトダイオードのアノードとカソードとを基板から電気的に完全分離することで、ノイズ特性の低減、クロストークの低減を可能とする。
【解決手段】半導体基板１１上に複数のフォトダイオード２０を有する半導体装置１であって、複数のフォトダイオード２０（２０ａ、２０ｂ）のカソード２２と共通のアノード２１とが半導体基板１１と電気的に独立して形成されていて、複数のフォトダイオード２０は共通のアノード２１と複数の分離されたカソード２２を有し、共通のアノード２１からの出力を複数に分割されたフォトダイオード２０の加算出力と等価に扱う、または複数のフォトダイオードは共通のカソードと複数の分離されたアノードを有し、共通のカソードからの出力を複数に分割されたフォトダイオードの加算出力と等価に扱うものである。 （もっと読む）

【課題】 ソフトエラー耐性を向上させることが可能なＳＲＡＭセルを備えた半導体装置とその製造方法を提供する。
【解決手段】 半導体基板に形成されたＳＲＡＭセルと、前記ＳＲＡＭセルのｎ−ウエル２ａとｐ−ウエル２ｂの境界を分離する第１のディープトレンチ３と、前記ＳＲＡＭセルを単位ビットセル１３毎に分離する第２のディープトレンチ１４と、前記第１及び第２のディープトレンチにより分離された領域に、少なくとも1箇所以上の基板電位を取るコンタクト１２を備える。 （もっと読む）

【課題】 回路間のノイズ伝搬を好適に抑制することのできる半導体装置を提供する。
【解決手段】 Ｐ型シリコン基板１の表面近傍に、Ｎウエル２と、Ｐ型シリコン基板１よりも高濃度の不純物を含有するＰウエル３とが相互に隣接して形成され、Ｎウエル２及びＰウエル３の双方に回路領域をそれぞれ有するアナログ回路領域１０およびデジタル回路領域２０が配置される。さらに、アナログ回路領域１０とデジタル回路領域２０との間に位置する分離領域３０として、Ｐ型シリコン基板１の表面近傍に、Ｐ型シリコン基板１よりも高濃度の不純物を含有するＰ型不純物領域５と、このＰ型不純物領域５内に複数のＮ型拡散層４がアナログ回路領域１０およびデジタル回路領域２０に沿って互いに並列して形成される。 （もっと読む）