【課題】本発明は、受光センサー部内のＰ型領域のホウ素がＮ型領域中へ拡散することを抑制して飽和電荷量の低下を抑えることを可能にする。
【解決手段】半導体基板１１に形成されたＮ型領域１３と、前記Ｎ型領域１３上に形成された第１炭化シリコン層２１と、前記炭化シリコン層２１上に形成されたシリコン層２２からなるＰ型領域１４とで構成されたフォトダイオード１５を有する。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】半導体装置の製造方法において、半導体基板に欠陥が入るのを防止すること。
【解決手段】シリコン基板２０に素子分離溝２０ａを形成する工程と、素子分離溝２０ａ内に素子分離絶縁膜２３を形成する工程と、素子分離絶縁膜２３を形成した後、シリコン基板２０に不純物を注入する工程と、不純物を注入した後、素子分離絶縁膜２３とシリコン基板２０のそれぞれの上面に、シリコン基板２０の反りを抑制するカバー膜２６を形成する工程と、カバー膜２６が形成された状態で、シリコン基板２０をアニールする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】誤動作や素子破壊が生じにくい高耐圧ドライバとして使用することができる半導体装置において、容易に製造が可能な構成とすること。
【解決手段】ｐ⁺半導体基板１上に低濃度のｐエピタキシャル層２７を積層し、その表面層に浮遊電位基準回路形成領域２１となるｎ半導体領域２と、ＧＮＤ基準回路形成領域２２となるｎ半導体領域２０２と、高耐圧接合終端構造２３としてｎ半導体領域２に接してｎ半導体領域２を囲むｎ半導体領域８を形成する。ｎ半導体領域２およびｎ半導体領域２０２の周囲を囲むように、ｐ⁺半導体基板１に達するトレンチ構造７を形成し、トレンチの側面および底面に沿って高濃度のトレンチ壁ｐ⁺半導体領域５１を形成し、その内側に電極１６を形成する。電極１６に接地電位ＧＮＤを印加し、トレンチ壁ｐ⁺半導体領域５１の電位を接地電位ＧＮＤとする。 （もっと読む）

【課題】 抵抗部と分離部の間のリーク電流を抑える技術を提供する。
【解決手段】 半導体装置１００は、半導体基部１０と分離部２０と抵抗部３０と電流補償部４０を備えている。抵抗部３０は、高電位側に接続される高電位側接続部位３０Ｈと、低電位側に接続される低電位側接続部位３０Ｌを有する。分離部２０は、抵抗部３０の高電位側接続部位３０Ｈに隣接する第１部位２０Ｈが高電位側に接続され、抵抗部３０の低電位側接続部位３０Ｌに隣接する第２部位２０Ｌが低電位側に接続される。電流補償部４０は、第１部位２０Ｈと第２部位２０Ｌの間の少なくとも一部に配置されている。電流補償部４０と分離部２０の間の抵抗値は、抵抗部３０と分離部２０の間の抵抗値よりも小さい。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】ＩＧＢＴ素子領域とダイオード素子領域とを同一半導体基板に備えた逆導通型の半導体装置において、電流検知領域によるＩＧＢＴ検知電流、ダイオード検知電流の検知精度を向上させる。ＩＧＢＴとダイオードとの境界部分によって検知電流が不安定化することを抑制する。
【解決手段】電流検知領域を主活性領域のＩＧＢＴ素子領域に隣接して配置し、ＩＧＢＴ素子領域のコレクタ領域を電流検知領域のコレクタ領域に接するまで伸ばす。ＩＧＢＴとダイオードとの境界部分による影響を受けにくくなるため、ＩＧＢＴ検知電流が安定化する。同様に、電流検知領域を主活性領域のダイオード素子領域に隣接して配置し、ダイオード素子領域のカソード領域を電流検知領域のカソード領域に接するまで伸ばす。これによって、ダイオード検知電流が安定化する。 （もっと読む）

【課題】段差の小さい３種類以上のウエルをもつ半導体装置を提供する。
【解決手段】同一基板１０に３種類のウエル５，１２，２０を備えている。そのうちの１種類のウエル１２は他のウエルよりも表面高さが高く、かつ他のウエル１２，１２のいずれのウエルに対しても自己整合的に隣接して形成されている。他のウエル１２，２０は、互いに導電型が同じで、不純物濃度又は接合深さが異なることによって種類が異なり、１種類のウエル５によって互いに電気的に分離され、かつ同一表面高さに形成されている。 （もっと読む）