【課題】拡散層の結晶欠陥を減少させることができ、さらにデッドエリアを減少させてチップサイズを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】シリコンからなる基材１にトレンチ５を形成する工程と、トレンチ５の内表面５ａ，５ｂに、シリコンに対して電気的に不活性な元素のイオンを注入してアモルファス化し、応力を緩和する緩衝層６を形成する工程と、緩衝層６が形成されたトレンチ５に絶縁物７を充填する工程と、基材１の絶縁物７が充填されたトレンチ５によって分離された領域Ｐ，Ｎに不純物を注入する工程と、基材１を熱処理して、注入された不純物を熱拡散させる熱処理工程と、熱処理工程の後に、絶縁物７を除去する絶縁物除去工程と、絶縁物除去工程の後に、緩衝層６を酸化して酸化膜を形成する工程と、酸化膜を除去する酸化膜除去工程と、酸化膜除去工程により露出したトレンチ５の内側面を酸化する工程と、を有する。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部ＬＶと対応するように第１リードフレーム３ａを配置すると共に、高電位基準回路部ＨＶと対応するように第２リードフレーム３ｂを配置することにより、絶縁基板２のうち低電位基準回路部ＬＶの下方に位置する部分に関しては、低電位基準回路部ＬＶと第１リードフレーム３ａとにより同電位に挟まれた状態となるようにし、絶縁基板２のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２リードフレーム３ｂとにより同電位に挟まれた状態となるようにする。 （もっと読む）

【課題】高電圧の動作電圧に応じて高濃度にドープされる隣り合う素子のウェルとウェルを効率よく隔離するためのディープトレンチ構造を有する半導体素子を提供する。
【解決手段】互いに反対型の第１の導電型ウェルと第２の導電型ウェルが形成された半導体基板と、前記それぞれの第１の導電型ウェルと第２の導電型ウェルの上に積層されたゲート酸化膜及びゲート電極と、前記第１の導電型ウェル内のゲート電極の両側の下部に形成された第２の導電型ドリフト領域と、前記第２の導電型ウェル内のゲート電極の両側の下部に形成された第１の導電型ドリフト領域と、前記第１の導電型ウェルと前記第２の導電型ウェルとを分離するために前記各導電型ウェルよりも深いトレンチ構造を有する第１の素子分離膜と、を備えてなるディープトレンチ構造を有する半導体素子。 （もっと読む）

【課題】半導体集積回路を構成するトランジスタの特性ばらつきを増大させずに、トランジスタの駆動力を向上できるようにする。
【解決手段】半導体装置は、基板の上に、複数のｐ型電界効果型トランジスタ、複数のｎ型電界効果型トランジスタ、Ｐ型基板コンタクト領域６及びＮ型基板コンタクト領域５を備えた集積回路からなる。ＰＭＯＳ活性領域１とＮＭＯＳ活性領域２との間のウェル分離７、隣接するＰＭＯＳ活性領域１同士の間の第１素子分離８ａ、隣接するＮＭＯＳ活性領域２同士の間の第２素子分離８ｂ、ＰＭＯＳ活性領域１とＮ型基板コンタクト領域５との間の第１素子基板コンタクト分離９ａ、ＮＭＯＳ活性領域２とｐ型基板コンタクト領域６との間の第２素子基板コンタクト分離９ｂは、それぞれ所定の幅を有する。 （もっと読む）

【課題】実装するのが簡単で安価である基板または半導体ダイ上の半導体構造のために、分離技法を工夫する。また、多くの追加ステップや、追加材料の使用や、複雑さのない分離を得る。
【解決手段】モノリシックパワーＩＣ上の低電圧機能と高電圧機能を分利するために、III族窒化物材料が高電圧ＩＣの分離構造に使用される。重要な動作パラメータは、III族窒化物材料を利用し、III族窒化物半導体材料において利用できる改善された破壊性能と熱性能により改善される。分離構造は、簡素化された製造工程を提供するために、III族窒化物材料を利用しエピタキシャル成長する誘電体層を含む。この工程は、更なる製造コストを回避するプレーナー製造技術の使用を可能にする。高電圧パワーＩＣは、対応するシリコン構造に比較して、より小さなパッケージにおける性能を改善させた。 （もっと読む）

集積回路を製造する方法は、複数の連続能動領域を区画するステップと、能動領域を越えて延びる導通線を形成するステップと、能動領域にドーパントを導入する、マスクとして導通線を用いるステップと、を含む。第１の回路部分及び第２の回路部分を形成するためにドーピング領域と導通線との間に接続が提供され、少なくとも１つの能動領域は、第１及び第２の回路部分間で連続である。該能動領域において、ダイオード接続されたトランジスタの対間に共有の非接続のドーピング領域を残すよう接続された、第１及び第２の回路部分間で互いに逆バイアスで一対のダイオード接続されたトランジスタを形成するよう、ドーピング領域と導通線との間に接続が提供される。本発明は、また、対応のＩＣにも関する。
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【課題】電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供する。
【解決手段】半導体基板１００と、少なくとも１つの島状半導体層１１０、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの島状半導体層が不純物拡散層により前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。 （もっと読む）

【課題】バッチ式イオン注入装置を用いてウェルを形成した場合に、ウェル分離耐圧の低下を抑制することができるイオン注入方法および半導体装置の製造方法を提供する。
【解決手段】複数の半導体基板が載置されたディスク３が、イオンビーム１と垂直なＸ−Ｙ面と、ディスク３の回転面３２内においてＹ軸に直交する直線とのなす角が第１の角度β₁となる状態で配置される。当該状態で、ディスク３をディスク回転軸５３周りに回転させてイオンビーム１を照射することにより、第１導電型の不純物が半導体基板２に注入される。次いで、ディスク３が、Ｘ−Ｙ面と、ディスク３の回転面３２内においてＹ軸に直交する直線とのなす角が第２の角度β₂となる状態で配置される。当該状態で、ディスク３をディスク回転軸５３周りに回転させてイオンビーム１を照射することにより、第２導電型の不純物が半導体基板２に注入される。 （もっと読む）

【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 （もっと読む）

【課題】半導体基板の中に分離領域を熱拡散により形成する際に、その横方向拡散を抑制して、半導体集積回路の微細化を実現する。
【解決手段】第３のホトレジスト２４をマスクとして、第３の開口部Ｋ３から、ボロン（Ｂ＋）をエピタキシャル層２１にイオン注入してＰ型の不純物領域２５を形成する。そして、シリコン酸化膜２３上に、Ｐ型の不純物領域２５と部分的にオーバーラップする領域に第４の開口部Ｋ４（リン注入領域）を有する第４のホトレジスト２６を形成する。第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。その後、熱拡散を行うことにより、エピタキシャル層２１の中にＰ型の上分離領域２９が形成され、この上分離領域２９と下分離領域２２とは連結されて分離領域３０が形成される。 （もっと読む）