【課題】 本発明は、リセットトランジスタまたは増幅トランジスタと光電変換部とを分離するための素子分離領域で発生する暗電流によるノイズを低減するとともに、画素の微細化に有利な固体撮像装置を提供することを目的とする。
【解決手段】 第１画素領域には光電変換部、ＦＤ、及び転送トランジスタが画素を単位として行列状に配される。第２画素領域には増幅トランジスタ、及びリセットトランジスタが配される。第１画素領域には第１素子分離部が配され、第２画素領域には第２素子分離部が配される。第１素子分離部において絶縁膜が半導体基板内部に突出する量が、第２素子分離部において絶縁膜が半導体基板内部に突出する量に比べて小さい。配線が配された第１主面側とは反対の第２主面側から、光電変換部に光が入射する。 （もっと読む）

【課題】ＩＧＢＴ素子領域とダイオード素子領域とを同一半導体基板に備えた逆導通型の半導体装置において、電流検知領域によるＩＧＢＴ検知電流、ダイオード検知電流の検知精度を向上させる。ＩＧＢＴとダイオードとの境界部分によって検知電流が不安定化することを抑制する。
【解決手段】電流検知領域を主活性領域のＩＧＢＴ素子領域に隣接して配置し、ＩＧＢＴ素子領域のコレクタ領域を電流検知領域のコレクタ領域に接するまで伸ばす。ＩＧＢＴとダイオードとの境界部分による影響を受けにくくなるため、ＩＧＢＴ検知電流が安定化する。同様に、電流検知領域を主活性領域のダイオード素子領域に隣接して配置し、ダイオード素子領域のカソード領域を電流検知領域のカソード領域に接するまで伸ばす。これによって、ダイオード検知電流が安定化する。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】素子を分離するための素子分離部による不具合の発生確率を低減する。
【解決手段】フォトダイオード３１０が内部に形成された半導体基板５００と、素子分離部４２０とを備える。素子分離部４２０は、該素子分離部４２０の少なくとも一部が、半導体基板５００に形成された溝４１０の内部に充填されるように形成される。素子分離部４２０は、溝４１０の内部の下方に形成されたシリコン酸化膜４２１と、溝４１０の内部の上方に形成されたシリコン酸化膜４２２とから構成される。シリコン酸化膜４２１の密度は、シリコン酸化膜４２２の密度より小さい。 （もっと読む）

【課題】 素子分離領域の広がりによる素子形成領域間の拡大等の改善を図る。
【解決手段】 半導体基体１１には、素子分離領域１６が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域１７と、第１の選択的不純物導入領域１７に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域１８とによって構成される。第２の選択的不純物導入領域１８の不純物濃度の選定によって第１の選択的不純物導入領域１７からの不純物の横方向拡散による広がり領域における第１導電型の打消しを行って、素子分離領域１６の横方向の実質的広がりを抑制する。 （もっと読む）

【課題】小型化を実現し、かつ耐圧の高い半導体装置を提供すること。
【解決手段】活性領域１０と分離領域３０との間に設けられた耐圧構造部２０は、順方向耐圧構造領域４０と逆方向耐圧構造領域５０とからなる。順方向耐圧構造領域４０および逆方向耐圧構造領域５０には、複数のフィールドリミッティングリング（ＦＬＲ）４１，５１と、複数のフィールドプレート（ＦＰ）４４，５４が設けられている。複数のＦＰ４４のうち、最も逆方向耐圧構造領域５０のＦＰ（第１順方向ＦＰ）４５は、分離領域３０側に張り出すように設けられている。複数のＦＰ５４のうち、最も順方向耐圧構造領域４０のＦＰ（第１逆方向ＦＰ）５５は、活性領域１０側に張り出すように設けられている。順方向の電圧印加時、第１逆方向ＦＰ５５は、分離領域３０から伸びる空乏層を止める。逆方向の電圧印加時、第１順方向ＦＰ４５は、活性領域１０から伸びる空乏層を止める。 （もっと読む）

【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。 （もっと読む）

【課題】ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置を提供する。
【解決手段】本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第２導電型の第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング領域と、を含み、ガードリング領域は、システムグラウンド電圧に連結される。 （もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を提供する。
【解決手段】トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍のトレンチ分離領域下面にラッチアップを防止するための一対のキャリア捕獲領域を形成し配置する。 （もっと読む）