【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、半導体層を複数の島状の半導体層に分離せず、連続した半導体層中に半導体素子として機能する複数の素子領域を電気的に絶縁分離する素子分離領域として、高い抵抗を有する第１の素子分離領域及び素子領域と接し素子領域の有するソース領域及びドレイン領域と逆導電型を有する第２の素子分離領域を形成する。 （もっと読む）

ノイズを最小にする構成を有する単一シリコン基板ダイ上の集積化ノイズ遮断回路であって、この回路は、入力段を含むノイズの影響を受けやすい回路、出力段を含むノイズ発生回路、信号を入力段から出力段へ伝達するためにノイズ発生回路とノイズの影響を受けやすい回路を結合する少なくとも１つの高電圧レベルシフト回路、およびノイズの影響を遮断する少なくとも１つの浮遊体を備えている。 （もっと読む）

【課題】チップ面方向の寸法を大きくせずに、スイッチング動作時のラッチアップ耐量の低下を防止できる半導体装置を提供する。
【解決手段】同一チップ内にメイン素子部８１と電流センス部８２を備えた半導体装置において、メイン素子部８１と電流センス部８２の各領域の端部に、周囲が素子分離不純物からなる半導体層９１で囲まれたトレンチコンタクト９３を設ける。つまり、チップのメイン素子部８１と電流センス部８２との分離構造として用いる半導体層９１へのコンタクトをトレンチコンタクト９３とすることにより、ラッチアップ破壊防止用コンタクトの数を素子面方向に増やすことなく実効的なコンタクト面積を拡大させる。したがって、分離距離Ｄ１を長くせず、分離部分の占有面積を大きくせずにスイッチング動作時のラッチアップ耐量の低下が抑制される。 （もっと読む）

【課題】本発明は、縦型ＰＮＰトランジスタと縦型ＮＰＮトランジスタとを備えた半導体装置の製造方法に関し、縦型ＮＰＮトランジスタの特性の劣化を抑制することを課題とする。
【解決手段】第１のＮ型埋め込み拡散層２１と、Ｐ型拡散層２３，２５と、第１のＮ型エピタキシャル成長層２２とを有する縦型ＰＮＰトランジスタ１５と、第２のＮ型埋め込み拡散層４０と、第２のＮ型エピタキシャル成長層４１とを有する縦型ＮＰＮトランジスタ１６とを備えた半導体装置１０の製造方法であって、第１及び第２のＮ型埋め込み拡散層２１，４０を形成後に、第１及び第２のＮ型エピタキシャル成長層２２，４１を形成し、第１及び第２のＮ型エピタキシャル成長層２２，４１を形成後にＰ型拡散層２３，２５を形成した。 （もっと読む）

【課題】III 族窒化物系化合物半導体のｐ型化とｐ型領域を有する素子の形成
【解決手段】III 族窒化物系化合物半導体にマグネシウム（Ｍｇ）を平面上において部分的にイオン注入し、その後に、マグネシウム（Ｍｇ）を平面上水平方向及び平面に垂直な方向に熱拡散させて、拡散領域をｐ型化する。そして、注入領域にシリコン（Ｓｉ）を添加してｎ型領域を形成する。これにより高抵抗の注入領域を排除することができる。 （もっと読む）

【課題】誘電体分離型半導体装置の、絶縁分離領域を最小面積とし、かつオン抵抗の増大を回避する。
【解決手段】本発明の誘電体分離型半導体装置は、ＭＯＳトランジスタの反転層であるチャネルが形成されるウエル領域では、内部での不純物濃度が表面より高い不純物濃度になっており、低不純物濃度のドレイン領域と接触しているためドレイン電圧が印加されたときに形成される空乏層が狭く抑えられ、ソース領域とドレイン領域をより近接させた場合でも短チャネル効果を起こすことがなく、ゲート長の短いＭＯＳトランジスタとすることができるため、伝達コンダクタンスｇｍを大きくすることができて、ゲート幅を縮小できる。 （もっと読む）

【課題】バルクＣＭＯＳデバイスにおけるラッチアップを抑制するための半導体方法およびデバイス構造を提供すること。
【解決手段】この方法は、基板の半導体材料内にトレンチを形成するステップであって、このトレンチが、やはり基板の半導体材料内に画定された一対のドープされたウェル間に配置された第１の側壁を有するステップを含む。この方法はさらに、トレンチ内にエッチング・マスクを形成してトレンチの基底面を部分的にマスクするステップと、これに続いて、部分的にマスクされた基底面の露出した基板の半導体材料を除去して、トレンチを深くする狭められた第２の側壁を画定するステップとを含む。ドープされたウェル内に構築するデバイスのトレンチ分離領域を画定するために、深くしたトレンチに誘電材料を充てんする。この深くしたトレンチの延長部分を埋める誘電材料がラッチアップの抑制を向上させる。 （もっと読む）

【課題】Ｎ型ウエル領域内に配置され、Ｐ型ウエル領域と半導体基板を電気的に接続する貫通領域と、Ｎ型ウエル領域内に配置される複数のＰ型ウエル領域が容易に重なるように、貫通領域が配置されている半導体装置を提供する。
【解決手段】半導体基板の表面から内部に向けて形成されており、半導体基板と逆導電型の不純物が導入された第１領域と、第１領域に内包され、半導体基板と同様の導電型の不純物が導入された第２領域と、第２領域の底部に接し、第１領域を貫通して、第１領域外の半導体基板に接続する、半導体基板と同様の導電型の不純物が導入された貫通領域と、を備え、その貫通領域の中心点が平面的に蜂の巣状の配列を組んで高密度に配置されていることを特徴とする半導体装置。 （もっと読む）