【課題】従来の半導体装置では、分離領域の形成領域を狭めつつ、ＭＯＳトランジスタの動作耐圧を向上させ難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。この構造により、分離領域１のＰ型の拡散層１３の横方向拡散幅が抑制され、分離領域の形成領域及びＭＯＳトランジスタのデバイスサイズが低減される。その一方で、バックゲート領域での寄生抵抗が低減し、ＭＯＳトランジスタの動作耐圧が向上する。 （もっと読む）

【課題】素子分離領域を挟んで隣接する素子領域間におけるリーク電流の発生を抑制する素子分離構造の提供。
【解決手段】半導体基板４１上に形成され、シャロートレンチアイソレーション構造を有する素子分離領域４１Ｉと、素子分離領域４１Ｉを挟んで形成され、第１の導電型を有する第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２と、素子分離領域４１Ｉの下に形成された、第２の導電型を有する第３の不純物拡散領域４１ＰＷと、素子分離領域４１Ｉの下で、第３の不純物拡散領域４１ＰＷの深さよりもさらに深く形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域４１ＤＰＷと、第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２中、第４の不純物拡散領域ＤＰＷの深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分４１ｎ１，４１ｎ２とで構成する。 （もっと読む）

【課題】第１ウェル間の分離耐圧を向上させ、第１ウェル間の基準を縮小することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】第１導電型の半導体基板１と、半導体基板１の表層にて所定間隔をおいて配されるとともに、第２導電型の第１ウェル２、３と、半導体基板１の表層にて第１ウェル２、３の間に配されるとともに、半導体基板よりも不純物濃度が高い第１導電型の第２ウェル４と、半導体基板１中であって少なくとも第２ウェル４の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第３ウェル５と、半導体基板１中であって少なくとも第３ウェル５の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第４ウェル１１と、を備える。 （もっと読む）

【課題】、製造工程数を低減させると共に、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１００上に、第１伝導型の領域としてＰ型のウェル１００Ａを形成する。次に、Ｐ型のウェル１００Ａ内に且つ互いに離間した領域に、２つの第２伝導型の領域として第２ウェル１０２及び第４ウェル１０４を形成する。そして、第２ウェル１０２及び第４ウェル１０４に挟まれた第３ウェル１０３（第１伝導型の領域）の底部に、第２ウェル１０２及び第４ウェル１０４をつなぐ第２伝道型の第１埋め込み領域としてＮ型の第１埋め込みウェル１０５を形成する。このようにして、３重ウェルを半導体基板１００に形成する。 （もっと読む）

【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、ソース領域及びドレイン領域におけるＰＮ接合領域を低減する。
【解決手段】ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってゲート電極１７から所定範囲内に位置する第１バーズビーク下シリコン層２１はチャネル領域と同じ導電型で形成されている。ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってソース領域９及びドレイン領域１１と接し、かつ第１バーズビーク下シリコン層２１を除く位置の第２バーズビーク下シリコン層５はソース領域９及びドレイン領域１１と同じ導電型でソース領域９及びドレイン領域１１よりも薄い不純物濃度で形成されている。 （もっと読む）

【課題】分離領域の微細化およびチップサイズの小型化または高集積化を実現する分離構造の提供。
【解決手段】分離領域１３をｐ型半導体基板１のｎ−型半導体層２の境界付近に設けた不純物拡散領域からなる第１分離領域１３１と、第１分離領域１３１上の第２分離領域１３２から構成とする。第２分離領域１３２は、トレンチ１３２ａとトレンチ１３２ａに埋め込まれた充填材１３２ｂを有し、構造充填材１３２ｂを絶縁膜とすることで、素子領域が形成されるｎ−型半導体層表面の分離領域（第２分離領域１３２）の占有面積を縮小できる。 （もっと読む）

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。 （もっと読む）

【課題】拡散層の結晶欠陥を減少させることができ、さらにデッドエリアを減少させてチップサイズを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】シリコンからなる基材１にトレンチ５を形成するトレンチ形成工程と、トレンチ５の内表面に、シリコンに対して電気的に不活性な元素のイオンを注入してアモルファス化し、応力を緩和する緩衝層６を形成する緩衝層形成工程と、緩衝層６が形成されたトレンチ５に絶縁物７を充填する絶縁物充填工程と、基材１の絶縁物７によって分離された領域Ｐ，Ｎに不純物を注入する不純物注入工程と、基材１を熱処理して、注入された不純物を熱拡散させる熱処理工程と、を有することを特徴とする。 （もっと読む）

【課題】拡散層の結晶欠陥を減少させることができ、さらにデッドエリアを減少させてチップサイズを小さくすることができる半導体装置の製造方法を提供する。
【解決手段】シリコンからなる基材１にトレンチ５を形成するトレンチ形成工程と、トレンチ５の内表面５ａ，５ｂに応力を緩和する緩衝層６を形成する緩衝層形成工程と、緩衝層６が形成されたトレンチ６に絶縁物７を充填する絶縁物充填工程と、基材１の絶縁物７が充填されたトレンチ５によって分離された領域Ｐ，Ｎに不純物を注入する不純物注入工程と、基材１を熱処理して、注入された不純物を熱拡散させる熱処理工程と、を有することを特徴とする。 （もっと読む）

【課題】ウェル電位を十分な高さに保ちつつ、ウェルとソース・ドレイン領域との間におけるリーク電流の発生を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、最近接するＮ型素子領域１１とＰ型素子領域２１との間の第１の領域７ａ下におけるＰ型ウェル１３のＰ型素子領域２１側の少なくとも一部の深さが、Ｎ型素子領域１１とＰ型ウェルコンタクト接続部１２との間の領域下におけるＰ型ウェル１３の深さよりも浅く、第１の領域７ａ下、およびＮ型素子領域１１に隣接する範囲で第１の領域７ａからＮ型素子領域１１およびＰ型素子領域２１の長手方向に延在する第２の領域７ｂ下におけるＮ型ウェル２３のＮ型素子領域１１側の少なくとも一部の深さが、Ｐ型素子領域２１とＮ型ウェルコンタクト接続部２２との間の領域下におけるＮ型ウェル２３の深さよりも浅い。 （もっと読む）