半導体装置の構造及び方法が提供される。デバイス（２０）は、とりわけ（ｉ）基板電流注入を減らすため、（ｉｉ）オン抵抗を減らすため、及び／又は（ｉｉｉ）基板への熱インピーダンスを減らすために、デバイスの表面から本体内に延び、かつ濃密ドープ多結晶半導体により充填されたトレンチ（５８）を含む。隔離型ＬＤＭＯＳでは、側方隔離壁（３２）（ソースに結合される）と埋め込み層（２４）との間の抵抗が低下し、基板注入電流が低減される。横形デバイスのドレイン又は縦形デバイスのコレクタに設けられる場合、ポリ充填トレンチは、ドレイン領域又はコレクタ領域を効果的に大きくするため、オン抵抗を下げる。酸化物隔離層上に形成されるデバイスでは、ポリ充填トレンチにより、望ましくはこの隔離層を貫通し、活性領域から基板への熱伝導が向上する。ポリ充填トレンチは、エッチング及び再充填により形成されると都合が良い。有効な面積の節約も得られる。
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【課題】高耐圧ドライバＩＣ等の半導体装置において、コストの増大を招くことなく、十分なｄＶ／ｄｔ耐量を有すること。
【解決手段】ｐ型半導体基板４１の第１主面側の表面層に、ハイサイド側のｎ型分離拡散領域４２とローサイド側のｎ型分離拡散領域４３を、ｐ型半導体基板４１における電子の拡散長よりも短い距離ｘだけ離して形成する。ハイサイド側のｎ型分離拡散領域４２とローサイド側のｎ型分離拡散領域４３の間の領域に、ｐ型半導体基板４１よりも高濃度のｐ型領域４４を形成する。ｐ型領域４４に接触する第１電極４５と、ｐ型半導体基板４１の第２主面に接触する第２電極４６を、グランド電位にし、ローサイド側のＩＧＢＴのスイッチングの際にハイサイド側のｎ型分離拡散領域４２から流れる充放電電流を基板裏面へ向かわせ、第２電極４６から引き抜く。 （もっと読む）

【課題】Ｎ型ウェルとＰ型ウェルとに異なるバイアスが印加される半導体装置において、設計の容易化、小型化、低コスト化等を実現しうる半導体装置及びその製造方法並びに半導体装置の設計方法を提供する。
【解決手段】第１導電型の半導体基板１０と、半導体基板内に形成された第１導電型の第１のウェル３２ａと、半導体基板内に形成された第２導電型の第２のウェル３２ｂと、第１のウェルの下側及び第２のウェルの下側における半導体基板内に埋め込まれ、第２のウェルに接続された、第２のウェルにバイアス電圧を印加するための第２導電型の不純物層１４とを有し、第１のウェルの直下における不純物層には、第１導電型のコンタクト領域３４が選択的に形成されており、第１のウェル３２ａは、コンタクト領域を介して半導体基板に接続されている。 （もっと読む）

【課題】半導体膜のチャネル領域の端部におけるゲート絶縁膜の段切れや薄膜化により生じる半導体膜とゲート電極とのショートやリーク電流を抑制する半導体装置および当該半導体装置の作製方法の提供を課題とする。
【解決手段】基板上に連続して設けられた半導体膜と、半導体膜の上方にゲート絶縁膜を介して設けられた導電膜と、導電膜と重ならない半導体膜に形成されたソース領域及びドレイン領域と、導電膜の下方に位置する半導体膜であってソース領域とドレイン領域の間に形成されたチャネル領域とを有する複数の薄膜トランジスタと、導電膜と重ならない半導体膜であってソース領域及びドレイン領域と隣接して設けられた不純物領域とを有し、導電膜をチャネル領域及びチャネル領域に隣接する半導体膜上に設ける構成とする。 （もっと読む）

【課題】 ウェル相互間で電位変動がノイズとして伝搬することを抑制でき、かつ製造コストが低い半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、Ｐ型の半導体基板１上に形成された第１のマスク膜をマスクとしてＮ型の不純物イオンを注入することにより、Ｎ型のディープウェル１ｅを形成する工程と、前記第１のマスク膜をマスクとして半導体基板１にＰ型の不純物を導入することにより、ディープウェル１ｅ上に位置するＰ型ウェル１ｂを形成する工程と、前記第１のマスク膜を除去する工程と、半導体基板１上に第２のマスク膜を形成し、前記第２のマスク膜をマスクとしてＮ型の不純物を導入することにより、Ｐ型ウェル１ｂの周囲を囲むＮ型ウェル１ｄを形成する工程とを具備する。前記第２の開口パターンは、少なくとも、Ｐ型ウェル１ｂ上のうち素子が形成される領域の縁全周に位置している。 （もっと読む）

【課題】小さな面積の高耐圧分離領域を備え、かつプロセスコストの上昇を生じない高耐圧半導体装置を得る。
【解決手段】第一導電型の半導体基板の主面に、第二導電型の第二領域と第三領域とを形成し、第二領域と第三領域との間に互いを分離する第一導電型のスリット状領域を介在させ、半導体基板上の絶縁層の上に第二領域と第三領域とを電気的に接続する導電路を形成し、さらに、前記スリット状領域の幅を、第二領域または第三領域とスリット状領域とで形成されるｐｎ接合に臨界電界以下になる電圧を印加したとき、その全域が空乏化されるように形成する。また、好ましくは、第二領域と第三領域との間のスリット状領域の露出幅が第二領域の拡散深さの１．１４倍以下となるように形成する。 （もっと読む）

【課題】 ４分割光検出器において、素子分離構造の形成工程が複雑である。
【解決手段】 区画毎のＰＩＮフォトダイオード（ＰＩＮ−ＰＤ）の共通のアノードとなるＰ-sub層８０の上に、ＰＩＮ−ＰＤのｉ層となる高比抵抗のエピタキシャル層８２を成長させる。区画６２境界に、基板表面からのイオン注入によって、ｐ^＋領域である分離領域６４を形成する。各区画毎に形成したカソード領域６６と、Ｐ-sub層８０とを逆バイアスしてＰＩＮ−ＰＤを機能させる際、分離領域６４はＰ-sub層８０と共に接地電位とされアノードとなる。その結果、分離領域６４とＰ-sub層８０とに挟まれた位置のエピタキシャル層８２には、電子に対する電位障壁が形成される。これにより、各区画にて光の吸収で発生した電子が隣接する区画へ移動することが防止され、素子分離が実現される。 （もっと読む）

【課題】ＳＯＩ基板におけるトレンチ分離で囲まれた１つのＳＯＩ層に設けるトランジスタ素子の動作時温度を感度良くかつ応答性良く検出できるようにＰＮ接合ダイオードを組み込んだ半導体装置を得ること。
【解決手段】トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。温度検出用ＰＮ接合ダイオード２２ａは、Ｐ型拡散層２０内に形成されるＮ型拡散層２１をカソード領域とし、Ｎ型拡散層２１内に形成されるＰ＋拡散層１９ｂをアノード領域とする。 （もっと読む）

ＣＭＯＳイメージャの隣接するピクセルセンサセルの感光性要素（１００、１００ａ）の物理的及び電気的分離を行う、ピクセルセンサセルの分離領域に代わって形成される第１の導電型のバリア注入領域（１９９、２９９）。バリア注入領域は、第１の幅を有する第１の領域（１９９）、及び、第１の幅よりも大きな第２の幅を有する第２の領域（２９９）を備え、第２の領域（２９９）は第１の領域（１９９）の下方に配置される。第１の領域（１９９）は、ＣＭＯＳイメージャのピクセルセンサセルの隣接するフォトダイオード（１００、１００ａ）の第２の導電型のドープ領域（１２６、１２６ａ）から横方向に離間されている。 （もっと読む）

【課題】 MOSFET内に蓄積した信号電荷が素子分離領域を介して隣接したMOSFETに漏れ出さないようにする。
【解決手段】 シリコン基板１上に形成されるＮ型ウェル領域２と、Ｎ型ウェル領域２上に互いに分離して形成される複数のＰ型ウェル領域３と、これらＰ型ウェル領域３上に形成される複数のMOSFET４と、隣接するＰ型ウェル領域３間に形成される素子分離領域５とを備え、Ｎ型ウェル領域２は、不純物イオンの注入等により意図的に形成された結晶欠陥６を有する。隣接するMOSFET４のＰ型ウェル領域３同士を絶縁するためのＮ型ウェル領域２に意図的に結晶欠陥６を形成するため、Ｐ型ウェル領域３内の正孔がＮ型ウェル領域２に流入しても、結晶欠陥６で正孔と電子が再結合し、一方のMOSFET４のＰ型ウェル領域３内の正孔が隣のMOSFET４のＰ型ウェル領域３に流入するおそれはなくなる。 （もっと読む）