【課題】半導体基板の中の不純物領域を熱拡散する際に、その横方向拡散を抑制して半導体集積回路の微細化を実現する。
【解決手段】絶縁膜２上に第２のホトレジスト５を形成する。第２のホトレジスト５は、Ｐ型の不純物領域４の両側に、Ｐ型の不純物領域４に部分的にオーバーラップする領域に第２の開口部Ｋ２を有するように形成される。第２のホトレジスト５をマスクとして、絶縁膜２をエッチングし、更にその下の半導体基板１の表面をエッチングすることで、Ｐ型の不純物領域４を部分的に除去する。そして、第２のホトレジスト５をマスクとして、Ｐ型の不純物領域４が除去された半導体基板１の表面に、リン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域４に隣接したＮ型の不純物領域６を形成する。その後、第２のホトレジスト５を除去した後に、Ｐ型の不純物領域４及びＮ型の不純物領域６の熱拡散を行う。 （もっと読む）

【課題】アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させる。
【解決手段】ｐ型の半導体基板１の主面に形成されたｎ型の第１半導体領域ｎｗ１内にはｐ型の複数の第２半導体領域ｐｗ１がアレイ配置されている。個々の第２半導体領域ｐｗ１はそれを環状に囲むように形成されたｎ型の第３半導体領域ｎｗ２によって分離されている。また、複数の第２半導体領域ｐｗ１は、第１半導体領域ｎｗ１の外周部に位置するｎ型の第４半導体領域ｎｗ３に囲まれている。第２半導体領域ｐｗ１には素子Ｑｎが形成されている。そして、第３半導体領域ｎｗ２の深さは第２半導体領域ｐｗ１と同じであるか、それよりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃い。また、第４半導体領域ｎｗ３の深さは第３半導体領域ｎｗ２よりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃く、第３半導体領域ｎｗ２よりも薄い。 （もっと読む）

【課題】半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証する。
【解決手段】静電破壊保護セルＥＣ１において、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（静電破壊保護素子の一例）は、Ｐ＋型の半導体層からなる分離領域６によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７の幅ＷＢ２より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。 （もっと読む）

【課題】 工程の増加なく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得る。
【解決手段】 トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するための多数キャリア捕獲領域および少数キャリア捕獲領域を有しそれぞれの電位をキャリア吸い込みに適した電位に固定されている。キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くして、ウエル端に近い順に、少数キャリア捕獲領域、多数キャリア捕獲領域、ＭＯＳ型トランジスタとなるように配置した。また、多数キャリア捕獲領域および少数キャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。 （もっと読む）

【課題】半導体素子及びその形成方法を提供する。
【解決手段】低電圧が印加される低電圧領域ＬＶＮ、ＬＶＰ及び高電圧が印加される高電圧領域ＨＶＮ、ＨＶＰを含む第１導電型の半導体基板１００と、低電圧領域及び高電圧領域にそれぞれ備えられた第１導電型の第１ウェル１０２及び第１導電型の第２ウェル１０３と、低電圧領域の第１ウェル内の下部に備えられた、第１導電型と反対の導電型である第２導電型のバウンシング防止層１４０と、を含む （もっと読む）

【課題】 半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。
【解決手段】 一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、分離領域の形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上にエピタキシャル層７が形成されている。基板６及びエピタキシャル層７には、分離領域１、２、３が形成され、複数の素子形成領域に区分されている。分離領域１は、Ｐ型の埋込拡散層８、９及びＰ型の拡散層１０が連結し、形成されている。そして、Ｐ型の埋込拡散層８とＰ型の拡散層１０との間にＰ型の埋込拡散層９が配置されることで、Ｐ型の埋込拡散層８の横方向拡散幅Ｗ１が狭められる。この構造により、分離領域１の形成領域が狭められる。 （もっと読む）

【課題】画素セル間のリーク電流を低減しかつ微細化に適した画素セル間の分離を実現し、光電変換素子の感度を向上させた固体撮像装置及びその製造方法を提供することである。
【解決手段】本発明の１態様による固体撮像装置は、第１導電型の基板ウェハの上方に設けられた第２導電型の半導体層中に形成された第２導電型の電荷蓄積層を含む複数の画素セルと、前記画素セルの周囲に設けられ各画素セルを電気的に分離し、平面内で部分的に不純物濃度が異なる第１導電型の素子分離拡散層とを具備する。 （もっと読む）

【課題】ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすること、及びオン抵抗が低く、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。エピタキシャル層２とドレイン領域とは、Ｐ＋Ｗ層４によって絶縁される。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタと他のデバイス素子を混載できる。また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。ゲート電極６のドレイン層１２側の端部に隣接したＮ＋Ｄ層２３を形成する。また、ドレイン層１２のコンタクト領域の下方に、ドレイン層１２よりも深いＰ型不純物層（Ｐ＋Ｄ層２２，ＦＰ層２４）を形成する。 （もっと読む）

【課題】Ｌ−ＩＧＢＴと低耐圧集積回路とを１チップに集積化する際に、ｐｎ接合分離により容易に且つ確実にＬ−ＩＧＢＴと低耐圧集積回路とを分離できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間に、ｎ型ホールブロック領域４００が設けられている。 （もっと読む）