ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置
【課題】ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置を提供する。
【解決手段】本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第２導電型の第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング領域と、を含み、ガードリング領域は、システムグラウンド電圧に連結される。
【解決手段】本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第２導電型の第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング領域と、を含み、ガードリング領域は、システムグラウンド電圧に連結される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガードリング構造を有する半導体デバイス、ディスプレイドライバ、及びディスプレイ装置に係り、より詳細には、電荷をシステムグラウンドに放電させるためのガードリング構造を有する半導体デバイス、ディスプレイドライバ、及びディスプレイ装置に関する。
【背景技術】
【０００２】
ディスプレイポート基盤装置は、国際規格ＩＥＣ６１０００−４−２で要求するＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）テストを行わなければならない。例えば、人の手間が多くかかる携帯電話の場合、ｌｅｖｅｌ４以上のテストを行わなければならない。
このテストを行うために、電荷を放出するテスト機器を使って、前記装置に電荷を放出すれば、装置に含まれるディスプレイドライバ内の半導体素子に電荷が注入される。
従来の半導体素子は、構造上の問題で注入された電荷によって永久的なダメージ（Ｄａｍａｇｅ）またはロジック（Ｌｏｇｉｃ）の異常が発生した。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、半導体素子の永久的なダメージまたは異常を最小化するための構造を有する半導体デバイス、ディスプレイドライバ回路及びディスプレイ装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング（Ｇｕａｒｄ−Ｒｉｎｇ）領域と、を含みうる。
また、ガードリング領域は、システムグラウンド電圧に連結されうる。
また、ガードリング領域の深さは、第１ウェル領域の深さより深いことがある。
また、第１ウェル領域は、前記第１ウェル領域の表面に形成されたｎ＋層を含みうる。
また、第２ウェル領域は、第２ウェル領域の表面に形成されたｐ＋層を含みうる。
また、ガードリング領域は、ガードリング領域の表面に形成されたｎ＋層を含みうる。
また、半導体デバイスは、第１ウェル領域とガードリング領域との間に位置する半導体基板の表面に形成されたｐ＋層を含みうる。
【０００５】
また、第１ウェル領域の表面に形成されたｎ＋層、第２ウェル領域の表面に形成されたｐ＋層及びガードリング領域の表面に形成されたｎ＋層は、それぞれ電極と連結されうる。
また、ガードリング領域の表面に形成されたｎ＋層と連結された電極は、システムグラウンド電圧に連結されうる。
また、第１ウェル領域の表面に形成されたｎ＋層に連結された電極のうち何れか一つに電荷が注入されうる。
【０００６】
また、第１導電型は、ｐ型に相応することができる。
また、第２導電型は、ｎ型に相応することができる。
本発明による半導体デバイスの形成方法は、第１導電型の半導体基板の表面に既定の深さを有する２以上の第２導電型の第１ウェル領域を形成する段階と、第１ウェル領域の内に既定の深さを有する少なくとも一つの第１導電型の第２ウェル領域を形成する段階と、第１ウェル領域の間に、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有する第２導電型のガードリング領域を形成する段階と、前記ガードリング領域をシステムグラウンド電圧に連結する段階と、を含みうる。
【０００７】
また、ガードリング領域を形成する段階は、ガードリング領域を第１ウェル領域より深い深さで形成する段階を含みうる。
また、第１ウェル領域を形成する段階は、第１ウェル領域の表面にｎ＋層を形成する段階を含みうる。
また、第２ウェル領域を形成する段階は、第２ウェル領域の表面にｐ＋層を形成する段階を含みうる。
また、ガードリング領域を形成する段階は、ガードリング領域の表面にｎ＋層を形成する段階を含みうる。
【０００８】
また、半導体デバイスの形成方法は、第１ウェル領域の表面に形成されたｎ＋層、第２ウェル領域の表面に形成されたｐ＋層及びガードリング領域の表面に形成されたｎ＋層をそれぞれ電極と連結する段階を含みうる。
また、半導体デバイスの形成方法は、第１ウェル領域とガードリング領域との間の前記半導体基板の表面にｐ＋層を形成する段階を含みうる。
また、システムグラウンド電圧に連結する段階は、ガードリング領域の表面に形成されたｎ＋層に連結された電極をシステムグラウンド電圧に連結する段階を含みうる。
【発明の効果】
【０００９】
本発明によれば、ガードリング構造を挿入して従来の半導体素子の構造と異なる構造を有する半導体デバイスを提供することによって、半導体デバイスの永久的なダメージまたは異常を最小化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体デバイスを説明するための図。
【図２】本発明の第２実施形態による半導体デバイスを説明するための図。
【図３】ガードリング領域のない半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図。
【図４】ガードリング領域がある半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図。
【図５】本発明の第１実施形態による半導体デバイスを形成するためのフローチャート。
【図６Ａ】本発明の一実施形態によるディスプレイ装置を示すための図。
【図６Ｂ】図６Ａに示されたディスプレイ装置を含むシステムを図示する図。
【図６Ｃ】図１及び／または図２の半導体デバイスに電荷が伝達される過程の一例を説明するための図。
【図７】本発明の一実施形態による半導体チップを示す図。
【図８Ａ】図７の半導体チップを具現するための半導体デバイスを示す図。
【図８Ｂ】図７の半導体チップを具現するための半導体デバイスを示す図。
【発明を実施するための形態】
【００１１】
本明細書または出願に開示されている本発明の実施形態についての特定の構造的ないし機能的説明は、単に本発明による実施形態を説明するための目的として例示されたものであって、本発明による実施形態は、多様な形態で実施され、本明細書または出願に説明された実施形態に限定されるものと解釈されてはならない。
本発明による実施形態は、多様な変更を加えることができ、さまざまな形態を有することができるので、特定実施形態を図面に例示し、本明細書または出願で詳細に説明する。しかし、これは、本発明の概念による実施形態を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものと理解しなければならない。
以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００１２】
図１は、本発明の第１実施形態による半導体デバイス１００を説明するための図である。図１を参照すれば、半導体デバイス１００は、Ｐ型タイプの半導体基板１０を含み、Ｐ型タイプの半導体基板１０の表面上には、互いに既定の範囲だけ離隔し、既定の深さを有するＮ型タイプの第１ウェル領域１０３及び１０４が形成され、第１ウェル領域１０３及び１０４の表面にＮ＋層１１３及び１１４が形成される。
【００１３】
前記第１ウェル領域１０３及び１０４は、それぞれその内部に既定の深さを有する第２ウェル領域１０１及び１０２が形成され、第２ウェル領域１０１及び１０２の表面にＰ＋層１１１及び１１２が形成される。この際、第２ウェル領域１０１及び１０２は、ＰＰウェルに該当し、Ｎ＋層１１３及び１１４は、第２ウェル領域１０１及び１０２に含まれない。
【００１４】
Ｎ＋層１１３及び１１４及びＰ＋層１１１及び１１２は、それぞれ電極ＶＤＤ、ＡＶＤＤ及びＶＳＳ、ＡＶＳＳに連結される。
半導体デバイス１００は、第１ウェル領域１０３及び１０４の間に形成され、既定の深さを有するＮ型タイプのガードリング領域１１０を含む。ガードリング領域１１０は、第１ウェル領域１０３及び１０４のそれぞれと既定の範囲だけ離隔している。
ガードリング領域１１０は、表面にＮ＋層１２０が形成されており、Ｎ＋層１２０は、システムグラウンド電圧に連結された電極ＶＧＮＤに連結される。
ガードリング領域１１０、半導体基板１０及び第１ウェル領域１０４は、ガードリング領域１１０をエミッタ（Ｅｍｉｔｔｅｒ）、半導体基板１０をベース（Ｂａｓｅ）、第１ウェル領域１０４をコレクタ（Ｃｏｌｌｅｃｔｏｒ）とする寄生ＮＰＮバイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）を構成する。
ＥＳＤテストを行うための機器を用いてディスプレイ装置（例えば、ディスプレイパネル）に電荷を放出すれば、パネルと連結された端子Ｎ１に電荷が注入され、注入された電荷によって電極ＡＶＤＤの電圧が上昇する。
これにより、降伏（ｂｒｅａｋ−ｄｏｗｎ）現象が発生し、第１ウェル領域１０４で、半導体基板１０に正孔（ｈｏｌｅ）が移動する。
【００１５】
半導体デバイス１００は、既定の深さを有するガードリング領域１１０を形成して、正孔が、前記第１ウェル領域１０３に移動して電極ＶＤＤの電圧を上昇させることを阻むことができる。
例えば、ガードリング領域１１０がない場合、半導体デバイス１００は、第１ウェル領域１０３及び１０４及び半導体基板１０が、第１ウェル領域１０３をエミッタ、半導体基板１０をベース、第１ウェル領域１０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。ＥＳＤテスト機器によって、半導体デバイス１００に注入された電荷は、降伏現象が発生する場合、第１ウェル領域１０３に移動して電極ＶＤＤの電圧を上昇させるようになって、半導体デバイス１００の永久的なダメージまたは異常が引き起こる。
ガードリング領域１１０の深さは、第１ウェル領域１０３及び１０４の深さより深いことがある。この場合、正孔は、より効率的にガードリング領域１１０に流入されうる。
【００１６】
図２は、本発明の第２実施形態による半導体デバイス１００′を説明するための図である。図２を参照すれば、半導体デバイス１００′は、Ｐ型タイプの半導体基板１０′を含み、Ｐ型タイプの半導体基板１０′の表面上には、互いに既定の範囲だけ離隔し、既定の深さを有するＮ型タイプの第１ウェル領域２０３及び２０４が形成され、第１ウェル領域２０３及び２０４の表面にＮ＋層２１３及び２１４が形成される。
第１ウェル領域２０３及び２０４は、それぞれその内部に既定の深さを有する第２ウェル領域２０１及び２０２が形成され、第２ウェル領域２０１及び２０２の表面にＰ＋層２１１及び２１２が形成される。この際、第２ウェル領域２０１及び２０２は、ＰＰウェルに該当し、Ｎ＋層２１３及び２１４は、第２ウェル領域２０１及び２０２に含まれない。
半導体デバイス１００′は、第１ウェル領域２０３及び２０４の間に形成され、既定の深さを有するＮ型タイプのガードリング領域２１０を含む。ガードリング領域２１０は、第１ウェル領域２０３及び２０４と既定の範囲だけ離隔している。
ガードリング領域２１０は、表面にＮ＋層２２０が形成されており、Ｎ＋層２２０は、システムグラウンド電圧に連結された電極ＶＧＮＤに連結される。
半導体基板１０′は、その表面にＰ＋層２３０及び２４０を形成しており、Ｐ＋層２３０及び２４０は、ガードリング領域２１０と第１ウェル領域２０３との間及びガードリング領域２１０と第１ウェル領域２０４との間に位置する。
Ｐ＋層２３０及び２４０は、ガードリング領域２１０及び第１ウェル領域２０３及び２０４と既定の範囲だけ離隔している。
【００１７】
Ｎ＋層２１３、２１４及びＰ＋層２１１、２１２、２３０、２４０は、それぞれ電極ＶＤＤ、ＡＶＤＤ及びＶＳＳ、ＡＶＳＳ、ＶＧＬ１、ＶＧＬ２に連結される。この際、電極ＶＧＬ１及び電極ＶＧＬ２は、同一ノードに該当する電極であり得る。
ガードリング領域２１０、半導体基板１０′及び第１ウェル領域２０４は、ガードリング領域２１０をエミッタ、半導体基板１０′をベース、第１ウェル領域２０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。
ＥＳＤテストを行うための機器を用いてディスプレイ装置（例えば、ディスプレイパネル）に電荷を放出すれば、パネルと連結された端子Ｎ２に電荷が注入され、注入された電荷によって電極ＡＶＤＤの電圧が上昇する。
これにより、降伏現象が発生し、第１ウェル領域２０４で、半導体基板１０′に正孔が移動する。
【００１８】
半導体デバイス１００′は、既定の深さを有するガードリング領域１１０を形成して、正孔が、第１ウェル領域２０３に移動して電極ＶＤＤの電圧を上昇させることを阻むことができる。
例えば、ガードリング領域２１０がない場合、半導体デバイス１００′は、第１ウェル領域２０３、２０４及び半導体基板１０′が、第１ウェル領域２０３をエミッタ、半導体基板１０′をベース、第１ウェル領域２０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。ＥＳＤテスト機器によって、半導体デバイス１００′に注入された電荷は、降伏現象が発生する場合、第１ウェル領域２０３に移動して電極ＶＤＤの電圧を上昇させるようになって、半導体デバイス１００′の永久的なダメージまたは異常が引き起こる。
ガードリング領域２１０の深さは、第１ウェル領域２０３及び２０４の深さより深いことがある。この場合、正孔は、より効率的にガードリング領域２１０に流入されうる。
図１及び図２の半導体デバイス１００及び１００′に示された導電タイプは、これに限定されず、互いに交換することもできる。例えば、Ｎ型タイプを、Ｐ型タイプにすることもでき、Ｐ型タイプを、Ｎ型タイプにすることもできる。
【００１９】
図３は、ガードリング領域のない半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図であり、図４は、本発明の実施形態による半導体デバイス１００の時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示す図である。
図３を参照すれば、時点ｔ１にガードリング領域のない半導体デバイスに電荷が注入されれば、電極ＡＶＤＤの電圧Ｖ＿ＡＶＤＤは増加し、ガードリング領域１１０がないために、正孔が流入されて電極ＶＤＤの電圧Ｖ＿ＶＤＤが約８Ｖ以上まで増加する。ここで、ガードリング領域のない半導体デバイスは、図１の半導体デバイス１００でガードリング領域をなくしたデバイスを仮定する。例えば、半導体デバイスの電極ＶＤＤが、６Ｖが許容電圧であれば、半導体デバイスに問題が発生することがある。
【００２０】
図４を参照すれば、時点ｔ２に図１の半導体デバイス１００に電荷が注入されれば、電極ＡＶＤＤの電圧Ｖ＿ＡＶＤＤは増加し、ガードリング領域１１０があるために、前記ガードリング領域１１０に正孔が流入されて電極ＶＤＤの電圧Ｖ＿ＶＤＤはほとんど増加しなくなる。例えば、半導体デバイス１００の電極ＶＤＤが、６Ｖが許容電圧であれば、電極ＶＤＤの電圧Ｖ＿ＶＤＤは約０．５Ｖ程度までの増加なので、半導体デバイス１００に問題が発生しない。
【００２１】
図５は、本発明の第１実施形態による半導体デバイスを形成するためのフローチャートである。図５を参照すれば、半導体基板の表面に既定の深さを有する２以上の第１ウェル領域を形成する（ステップＳ１００）。この際、半導体基板は、Ｐ型導電タイプに該当し、第１ウェル領域は、Ｎ型導電タイプに該当することができる。また、第１ウェル領域は、互いに既定の間隔だけ離隔している。
次いで、第１ウェル領域内に既定の深さを有する少なくとも一つの第２ウェル領域を形成する（ステップＳ２００）。
次いで、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔した既定の深さを有するガードリング領域を形成する（ステップＳ３００）。この際、ガードリング領域の深さは、第１ウェル領域の深さより深いことがある。また、ガードリング領域は、システムグラウンド電圧に連結されうる。
【００２２】
図６Ａは、本発明の一実施形態によるディスプレイ装置を示す図である。図６Ａを参照すれば、ディスプレイ装置５００は、制御部５１０、ゲートドライバ回路５２０、ソースドライバ回路（ディスプレイドライバ回路）５３０及びパネル５４０を含む。
制御部５１０は、ゲートドライバ回路５２０にゲート制御信号ＧＣＳを提供し、ソースドライバ回路５３０にイネーブル信号ＳＥＮ、システムクロックＣＬＫ及びデータ信号ＤＡＴＡを提供する。
ゲートドライバ回路５２０は、ゲートラインＧＬ１、ＧＬ２、．．．、ＧＬＱにゲート信号を供給する。
ソースドライバ回路５３０は、図１及び図２に示された半導体デバイスを含んで構成され、ソースラインＳＬ１、ＳＬ２、．．．、ＳＬＰにデータ信号ＤＡＴＡを供給する。
ソースドライバ回路５３０は、複数のソースドライバを含むことができ、一つのソースドライバがイネーブル信号ＳＥＮが印加されてデータを受信する時、残りのソースドライバは、イネーブル信号ＳＥＮが印加されずにデータを受信しないこともある。
パネル５４０は、複数のゲートラインＧＬ１、ＧＬ２、．．．、ＧＬＱと複数のソースラインＳＬ１、ＳＬ２、．．．、ＳＬＰとのそれぞれの交差点に形成された複数のピクセルを備えて、データ信号ＤＡＴＡをディスプレイする。
【００２３】
図６Ｂは、図６Ａに示されたディスプレイ装置を含むシステム６００を示す図である。図６Ｂを参照すれば、システム６００は、ディスプレイ装置５００及び軟性回路基板（ＦＰＣＢ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ Ｂｏａｒｄ）３５０を含む。
システム６００は、コネクタ（ｃｏｎｎｅｃｔｏｒ）３６０を通じてシステムグラウンド電圧と連結されていて、図１及び図２のガードリング領域１１０及び２１０が、システムグラウンド電圧に連結されうる。
ＥＳＤテスト機器を通じてシステム６００に電荷が流入され、これを通じてソースドライバ回路５３０に電荷が流入されうる。
【００２４】
図６Ｃは、ＥＳＤテスト機器によって、ソースドライバ回路５３０に電荷が流入されて、図１及び／または図２の半導体デバイス１００及び１００′に電荷が伝達される過程の一例を説明するための図である。
図６Ｃに示された各ノードＮ１＿１ないしＮ１＿ｎは、図１及び／または図２に示された端子Ｎ１及び／または端子Ｎ２に該当する。
ＥＳＤテスト機器を用いてディスプレイパネル５４０に電荷を放出すれば、パネル５４０に連結された端子Ｎ１＿１ないしＮ１＿ｎに電荷が流入される。
この電荷は、端子Ｎ１＿１ないしＮ１＿ｎに連結された順方向ダイオード３１１、３１３、３１５及び３１７を経て電極ＡＶＤＤに入力される。この際、電荷は、正電荷に該当し、電荷は、端子Ｎ１＿１ないしＮ１＿ｎに連結された逆方向ダイオード３１２、３１４、３１６及び３１８によって電極ＡＶＳＳに直接印加されない。
これにより、本発明は、ＥＳＤテスト機器によって注入された電荷によって永久的なダメージまたはロジックの異常を防止することができる効果がある。
【００２５】
図７を参照すれば、半導体チップ７００は、コア領域７１０及び入出力領域７２０を含む。
コア領域７１０は、主要処理機能を行い、それを行うための複数の回路が集積されている。
入出力領域７２０は、信号の入出力のためのインターフェースを担当し、コア領域７１０との信号入出力のために、コア領域７１０の外郭に配置される。この際、コア領域７１０及び入出力領域７２０の間に余裕空間が配置されることもある。
【００２６】
図８Ａ及び図８Ｂに示された半導体デバイス８００、８００′は、それぞれ図１及び図２に示された半導体デバイスと構造的に同一である。図８Ａ及び図８Ｂに示されたように、半導体デバイス８００、８００′を用いて図７に示された半導体チップの具現が可能である。
例えば、図８Ａ及び図８Ｂに示されたように、半導体デバイス８００、８００′は、ガードリング領域８１０、８１０′を中心にコア領域７１０及び入出力領域７２０を具現することができる。この際、ガードリング領域８１０、８１０′は、システムグラウンド電圧（０Ｖ）に連結されうる。
【００２７】
図７ないし図８Ｂでは、半導体チップのコア領域７１０及び入出力領域７２０の間にガードリング領域８１０、８１０′が適用される実施形態を説明したが、本発明の範囲が、これに限定されるものではない。例えば、本発明の半導体デバイスは、コア領域７１０及び入出力領域７２０のような特定ブロックとブロックとの間のＥＳＤカップリングを防止するためのあらゆるケースに適用可能である。
【００２８】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００２９】
本発明は、ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置関連の技術分野に適用可能である。
【符号の説明】
【００３０】
１００：半導体デバイス
１０：半導体基板
１０３、１０４：第１ウェル領域
１１３、１１４、１２０：Ｎ＋層
１０１、１０２：第２ウェル領域
１１１、１１２：Ｐ＋層
ＶＤＤ、ＡＶＤＤ、ＶＳＳ、ＡＶＳＳ：電極
ＶＧＮＤ：システムグラウンドに連結された電極
１１０：ガードリング領域
Ｎ１：パネルと連結された端子
【技術分野】
【０００１】
本発明は、ガードリング構造を有する半導体デバイス、ディスプレイドライバ、及びディスプレイ装置に係り、より詳細には、電荷をシステムグラウンドに放電させるためのガードリング構造を有する半導体デバイス、ディスプレイドライバ、及びディスプレイ装置に関する。
【背景技術】
【０００２】
ディスプレイポート基盤装置は、国際規格ＩＥＣ６１０００−４−２で要求するＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）テストを行わなければならない。例えば、人の手間が多くかかる携帯電話の場合、ｌｅｖｅｌ４以上のテストを行わなければならない。
このテストを行うために、電荷を放出するテスト機器を使って、前記装置に電荷を放出すれば、装置に含まれるディスプレイドライバ内の半導体素子に電荷が注入される。
従来の半導体素子は、構造上の問題で注入された電荷によって永久的なダメージ（Ｄａｍａｇｅ）またはロジック（Ｌｏｇｉｃ）の異常が発生した。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする技術的課題は、半導体素子の永久的なダメージまたは異常を最小化するための構造を有する半導体デバイス、ディスプレイドライバ回路及びディスプレイ装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング（Ｇｕａｒｄ−Ｒｉｎｇ）領域と、を含みうる。
また、ガードリング領域は、システムグラウンド電圧に連結されうる。
また、ガードリング領域の深さは、第１ウェル領域の深さより深いことがある。
また、第１ウェル領域は、前記第１ウェル領域の表面に形成されたｎ＋層を含みうる。
また、第２ウェル領域は、第２ウェル領域の表面に形成されたｐ＋層を含みうる。
また、ガードリング領域は、ガードリング領域の表面に形成されたｎ＋層を含みうる。
また、半導体デバイスは、第１ウェル領域とガードリング領域との間に位置する半導体基板の表面に形成されたｐ＋層を含みうる。
【０００５】
また、第１ウェル領域の表面に形成されたｎ＋層、第２ウェル領域の表面に形成されたｐ＋層及びガードリング領域の表面に形成されたｎ＋層は、それぞれ電極と連結されうる。
また、ガードリング領域の表面に形成されたｎ＋層と連結された電極は、システムグラウンド電圧に連結されうる。
また、第１ウェル領域の表面に形成されたｎ＋層に連結された電極のうち何れか一つに電荷が注入されうる。
【０００６】
また、第１導電型は、ｐ型に相応することができる。
また、第２導電型は、ｎ型に相応することができる。
本発明による半導体デバイスの形成方法は、第１導電型の半導体基板の表面に既定の深さを有する２以上の第２導電型の第１ウェル領域を形成する段階と、第１ウェル領域の内に既定の深さを有する少なくとも一つの第１導電型の第２ウェル領域を形成する段階と、第１ウェル領域の間に、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有する第２導電型のガードリング領域を形成する段階と、前記ガードリング領域をシステムグラウンド電圧に連結する段階と、を含みうる。
【０００７】
また、ガードリング領域を形成する段階は、ガードリング領域を第１ウェル領域より深い深さで形成する段階を含みうる。
また、第１ウェル領域を形成する段階は、第１ウェル領域の表面にｎ＋層を形成する段階を含みうる。
また、第２ウェル領域を形成する段階は、第２ウェル領域の表面にｐ＋層を形成する段階を含みうる。
また、ガードリング領域を形成する段階は、ガードリング領域の表面にｎ＋層を形成する段階を含みうる。
【０００８】
また、半導体デバイスの形成方法は、第１ウェル領域の表面に形成されたｎ＋層、第２ウェル領域の表面に形成されたｐ＋層及びガードリング領域の表面に形成されたｎ＋層をそれぞれ電極と連結する段階を含みうる。
また、半導体デバイスの形成方法は、第１ウェル領域とガードリング領域との間の前記半導体基板の表面にｐ＋層を形成する段階を含みうる。
また、システムグラウンド電圧に連結する段階は、ガードリング領域の表面に形成されたｎ＋層に連結された電極をシステムグラウンド電圧に連結する段階を含みうる。
【発明の効果】
【０００９】
本発明によれば、ガードリング構造を挿入して従来の半導体素子の構造と異なる構造を有する半導体デバイスを提供することによって、半導体デバイスの永久的なダメージまたは異常を最小化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による半導体デバイスを説明するための図。
【図２】本発明の第２実施形態による半導体デバイスを説明するための図。
【図３】ガードリング領域のない半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図。
【図４】ガードリング領域がある半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図。
【図５】本発明の第１実施形態による半導体デバイスを形成するためのフローチャート。
【図６Ａ】本発明の一実施形態によるディスプレイ装置を示すための図。
【図６Ｂ】図６Ａに示されたディスプレイ装置を含むシステムを図示する図。
【図６Ｃ】図１及び／または図２の半導体デバイスに電荷が伝達される過程の一例を説明するための図。
【図７】本発明の一実施形態による半導体チップを示す図。
【図８Ａ】図７の半導体チップを具現するための半導体デバイスを示す図。
【図８Ｂ】図７の半導体チップを具現するための半導体デバイスを示す図。
【発明を実施するための形態】
【００１１】
本明細書または出願に開示されている本発明の実施形態についての特定の構造的ないし機能的説明は、単に本発明による実施形態を説明するための目的として例示されたものであって、本発明による実施形態は、多様な形態で実施され、本明細書または出願に説明された実施形態に限定されるものと解釈されてはならない。
本発明による実施形態は、多様な変更を加えることができ、さまざまな形態を有することができるので、特定実施形態を図面に例示し、本明細書または出願で詳細に説明する。しかし、これは、本発明の概念による実施形態を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物ないし代替物を含むものと理解しなければならない。
以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。
【００１２】
図１は、本発明の第１実施形態による半導体デバイス１００を説明するための図である。図１を参照すれば、半導体デバイス１００は、Ｐ型タイプの半導体基板１０を含み、Ｐ型タイプの半導体基板１０の表面上には、互いに既定の範囲だけ離隔し、既定の深さを有するＮ型タイプの第１ウェル領域１０３及び１０４が形成され、第１ウェル領域１０３及び１０４の表面にＮ＋層１１３及び１１４が形成される。
【００１３】
前記第１ウェル領域１０３及び１０４は、それぞれその内部に既定の深さを有する第２ウェル領域１０１及び１０２が形成され、第２ウェル領域１０１及び１０２の表面にＰ＋層１１１及び１１２が形成される。この際、第２ウェル領域１０１及び１０２は、ＰＰウェルに該当し、Ｎ＋層１１３及び１１４は、第２ウェル領域１０１及び１０２に含まれない。
【００１４】
Ｎ＋層１１３及び１１４及びＰ＋層１１１及び１１２は、それぞれ電極ＶＤＤ、ＡＶＤＤ及びＶＳＳ、ＡＶＳＳに連結される。
半導体デバイス１００は、第１ウェル領域１０３及び１０４の間に形成され、既定の深さを有するＮ型タイプのガードリング領域１１０を含む。ガードリング領域１１０は、第１ウェル領域１０３及び１０４のそれぞれと既定の範囲だけ離隔している。
ガードリング領域１１０は、表面にＮ＋層１２０が形成されており、Ｎ＋層１２０は、システムグラウンド電圧に連結された電極ＶＧＮＤに連結される。
ガードリング領域１１０、半導体基板１０及び第１ウェル領域１０４は、ガードリング領域１１０をエミッタ（Ｅｍｉｔｔｅｒ）、半導体基板１０をベース（Ｂａｓｅ）、第１ウェル領域１０４をコレクタ（Ｃｏｌｌｅｃｔｏｒ）とする寄生ＮＰＮバイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）を構成する。
ＥＳＤテストを行うための機器を用いてディスプレイ装置（例えば、ディスプレイパネル）に電荷を放出すれば、パネルと連結された端子Ｎ１に電荷が注入され、注入された電荷によって電極ＡＶＤＤの電圧が上昇する。
これにより、降伏（ｂｒｅａｋ−ｄｏｗｎ）現象が発生し、第１ウェル領域１０４で、半導体基板１０に正孔（ｈｏｌｅ）が移動する。
【００１５】
半導体デバイス１００は、既定の深さを有するガードリング領域１１０を形成して、正孔が、前記第１ウェル領域１０３に移動して電極ＶＤＤの電圧を上昇させることを阻むことができる。
例えば、ガードリング領域１１０がない場合、半導体デバイス１００は、第１ウェル領域１０３及び１０４及び半導体基板１０が、第１ウェル領域１０３をエミッタ、半導体基板１０をベース、第１ウェル領域１０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。ＥＳＤテスト機器によって、半導体デバイス１００に注入された電荷は、降伏現象が発生する場合、第１ウェル領域１０３に移動して電極ＶＤＤの電圧を上昇させるようになって、半導体デバイス１００の永久的なダメージまたは異常が引き起こる。
ガードリング領域１１０の深さは、第１ウェル領域１０３及び１０４の深さより深いことがある。この場合、正孔は、より効率的にガードリング領域１１０に流入されうる。
【００１６】
図２は、本発明の第２実施形態による半導体デバイス１００′を説明するための図である。図２を参照すれば、半導体デバイス１００′は、Ｐ型タイプの半導体基板１０′を含み、Ｐ型タイプの半導体基板１０′の表面上には、互いに既定の範囲だけ離隔し、既定の深さを有するＮ型タイプの第１ウェル領域２０３及び２０４が形成され、第１ウェル領域２０３及び２０４の表面にＮ＋層２１３及び２１４が形成される。
第１ウェル領域２０３及び２０４は、それぞれその内部に既定の深さを有する第２ウェル領域２０１及び２０２が形成され、第２ウェル領域２０１及び２０２の表面にＰ＋層２１１及び２１２が形成される。この際、第２ウェル領域２０１及び２０２は、ＰＰウェルに該当し、Ｎ＋層２１３及び２１４は、第２ウェル領域２０１及び２０２に含まれない。
半導体デバイス１００′は、第１ウェル領域２０３及び２０４の間に形成され、既定の深さを有するＮ型タイプのガードリング領域２１０を含む。ガードリング領域２１０は、第１ウェル領域２０３及び２０４と既定の範囲だけ離隔している。
ガードリング領域２１０は、表面にＮ＋層２２０が形成されており、Ｎ＋層２２０は、システムグラウンド電圧に連結された電極ＶＧＮＤに連結される。
半導体基板１０′は、その表面にＰ＋層２３０及び２４０を形成しており、Ｐ＋層２３０及び２４０は、ガードリング領域２１０と第１ウェル領域２０３との間及びガードリング領域２１０と第１ウェル領域２０４との間に位置する。
Ｐ＋層２３０及び２４０は、ガードリング領域２１０及び第１ウェル領域２０３及び２０４と既定の範囲だけ離隔している。
【００１７】
Ｎ＋層２１３、２１４及びＰ＋層２１１、２１２、２３０、２４０は、それぞれ電極ＶＤＤ、ＡＶＤＤ及びＶＳＳ、ＡＶＳＳ、ＶＧＬ１、ＶＧＬ２に連結される。この際、電極ＶＧＬ１及び電極ＶＧＬ２は、同一ノードに該当する電極であり得る。
ガードリング領域２１０、半導体基板１０′及び第１ウェル領域２０４は、ガードリング領域２１０をエミッタ、半導体基板１０′をベース、第１ウェル領域２０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。
ＥＳＤテストを行うための機器を用いてディスプレイ装置（例えば、ディスプレイパネル）に電荷を放出すれば、パネルと連結された端子Ｎ２に電荷が注入され、注入された電荷によって電極ＡＶＤＤの電圧が上昇する。
これにより、降伏現象が発生し、第１ウェル領域２０４で、半導体基板１０′に正孔が移動する。
【００１８】
半導体デバイス１００′は、既定の深さを有するガードリング領域１１０を形成して、正孔が、第１ウェル領域２０３に移動して電極ＶＤＤの電圧を上昇させることを阻むことができる。
例えば、ガードリング領域２１０がない場合、半導体デバイス１００′は、第１ウェル領域２０３、２０４及び半導体基板１０′が、第１ウェル領域２０３をエミッタ、半導体基板１０′をベース、第１ウェル領域２０４をコレクタとする寄生ＮＰＮバイポーラトランジスタを構成する。ＥＳＤテスト機器によって、半導体デバイス１００′に注入された電荷は、降伏現象が発生する場合、第１ウェル領域２０３に移動して電極ＶＤＤの電圧を上昇させるようになって、半導体デバイス１００′の永久的なダメージまたは異常が引き起こる。
ガードリング領域２１０の深さは、第１ウェル領域２０３及び２０４の深さより深いことがある。この場合、正孔は、より効率的にガードリング領域２１０に流入されうる。
図１及び図２の半導体デバイス１００及び１００′に示された導電タイプは、これに限定されず、互いに交換することもできる。例えば、Ｎ型タイプを、Ｐ型タイプにすることもでき、Ｐ型タイプを、Ｎ型タイプにすることもできる。
【００１９】
図３は、ガードリング領域のない半導体デバイスの時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示すための図であり、図４は、本発明の実施形態による半導体デバイス１００の時間による電極ＡＶＤＤ及び電極ＶＤＤの電圧変化を示す図である。
図３を参照すれば、時点ｔ１にガードリング領域のない半導体デバイスに電荷が注入されれば、電極ＡＶＤＤの電圧Ｖ＿ＡＶＤＤは増加し、ガードリング領域１１０がないために、正孔が流入されて電極ＶＤＤの電圧Ｖ＿ＶＤＤが約８Ｖ以上まで増加する。ここで、ガードリング領域のない半導体デバイスは、図１の半導体デバイス１００でガードリング領域をなくしたデバイスを仮定する。例えば、半導体デバイスの電極ＶＤＤが、６Ｖが許容電圧であれば、半導体デバイスに問題が発生することがある。
【００２０】
図４を参照すれば、時点ｔ２に図１の半導体デバイス１００に電荷が注入されれば、電極ＡＶＤＤの電圧Ｖ＿ＡＶＤＤは増加し、ガードリング領域１１０があるために、前記ガードリング領域１１０に正孔が流入されて電極ＶＤＤの電圧Ｖ＿ＶＤＤはほとんど増加しなくなる。例えば、半導体デバイス１００の電極ＶＤＤが、６Ｖが許容電圧であれば、電極ＶＤＤの電圧Ｖ＿ＶＤＤは約０．５Ｖ程度までの増加なので、半導体デバイス１００に問題が発生しない。
【００２１】
図５は、本発明の第１実施形態による半導体デバイスを形成するためのフローチャートである。図５を参照すれば、半導体基板の表面に既定の深さを有する２以上の第１ウェル領域を形成する（ステップＳ１００）。この際、半導体基板は、Ｐ型導電タイプに該当し、第１ウェル領域は、Ｎ型導電タイプに該当することができる。また、第１ウェル領域は、互いに既定の間隔だけ離隔している。
次いで、第１ウェル領域内に既定の深さを有する少なくとも一つの第２ウェル領域を形成する（ステップＳ２００）。
次いで、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔した既定の深さを有するガードリング領域を形成する（ステップＳ３００）。この際、ガードリング領域の深さは、第１ウェル領域の深さより深いことがある。また、ガードリング領域は、システムグラウンド電圧に連結されうる。
【００２２】
図６Ａは、本発明の一実施形態によるディスプレイ装置を示す図である。図６Ａを参照すれば、ディスプレイ装置５００は、制御部５１０、ゲートドライバ回路５２０、ソースドライバ回路（ディスプレイドライバ回路）５３０及びパネル５４０を含む。
制御部５１０は、ゲートドライバ回路５２０にゲート制御信号ＧＣＳを提供し、ソースドライバ回路５３０にイネーブル信号ＳＥＮ、システムクロックＣＬＫ及びデータ信号ＤＡＴＡを提供する。
ゲートドライバ回路５２０は、ゲートラインＧＬ１、ＧＬ２、．．．、ＧＬＱにゲート信号を供給する。
ソースドライバ回路５３０は、図１及び図２に示された半導体デバイスを含んで構成され、ソースラインＳＬ１、ＳＬ２、．．．、ＳＬＰにデータ信号ＤＡＴＡを供給する。
ソースドライバ回路５３０は、複数のソースドライバを含むことができ、一つのソースドライバがイネーブル信号ＳＥＮが印加されてデータを受信する時、残りのソースドライバは、イネーブル信号ＳＥＮが印加されずにデータを受信しないこともある。
パネル５４０は、複数のゲートラインＧＬ１、ＧＬ２、．．．、ＧＬＱと複数のソースラインＳＬ１、ＳＬ２、．．．、ＳＬＰとのそれぞれの交差点に形成された複数のピクセルを備えて、データ信号ＤＡＴＡをディスプレイする。
【００２３】
図６Ｂは、図６Ａに示されたディスプレイ装置を含むシステム６００を示す図である。図６Ｂを参照すれば、システム６００は、ディスプレイ装置５００及び軟性回路基板（ＦＰＣＢ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ Ｂｏａｒｄ）３５０を含む。
システム６００は、コネクタ（ｃｏｎｎｅｃｔｏｒ）３６０を通じてシステムグラウンド電圧と連結されていて、図１及び図２のガードリング領域１１０及び２１０が、システムグラウンド電圧に連結されうる。
ＥＳＤテスト機器を通じてシステム６００に電荷が流入され、これを通じてソースドライバ回路５３０に電荷が流入されうる。
【００２４】
図６Ｃは、ＥＳＤテスト機器によって、ソースドライバ回路５３０に電荷が流入されて、図１及び／または図２の半導体デバイス１００及び１００′に電荷が伝達される過程の一例を説明するための図である。
図６Ｃに示された各ノードＮ１＿１ないしＮ１＿ｎは、図１及び／または図２に示された端子Ｎ１及び／または端子Ｎ２に該当する。
ＥＳＤテスト機器を用いてディスプレイパネル５４０に電荷を放出すれば、パネル５４０に連結された端子Ｎ１＿１ないしＮ１＿ｎに電荷が流入される。
この電荷は、端子Ｎ１＿１ないしＮ１＿ｎに連結された順方向ダイオード３１１、３１３、３１５及び３１７を経て電極ＡＶＤＤに入力される。この際、電荷は、正電荷に該当し、電荷は、端子Ｎ１＿１ないしＮ１＿ｎに連結された逆方向ダイオード３１２、３１４、３１６及び３１８によって電極ＡＶＳＳに直接印加されない。
これにより、本発明は、ＥＳＤテスト機器によって注入された電荷によって永久的なダメージまたはロジックの異常を防止することができる効果がある。
【００２５】
図７を参照すれば、半導体チップ７００は、コア領域７１０及び入出力領域７２０を含む。
コア領域７１０は、主要処理機能を行い、それを行うための複数の回路が集積されている。
入出力領域７２０は、信号の入出力のためのインターフェースを担当し、コア領域７１０との信号入出力のために、コア領域７１０の外郭に配置される。この際、コア領域７１０及び入出力領域７２０の間に余裕空間が配置されることもある。
【００２６】
図８Ａ及び図８Ｂに示された半導体デバイス８００、８００′は、それぞれ図１及び図２に示された半導体デバイスと構造的に同一である。図８Ａ及び図８Ｂに示されたように、半導体デバイス８００、８００′を用いて図７に示された半導体チップの具現が可能である。
例えば、図８Ａ及び図８Ｂに示されたように、半導体デバイス８００、８００′は、ガードリング領域８１０、８１０′を中心にコア領域７１０及び入出力領域７２０を具現することができる。この際、ガードリング領域８１０、８１０′は、システムグラウンド電圧（０Ｖ）に連結されうる。
【００２７】
図７ないし図８Ｂでは、半導体チップのコア領域７１０及び入出力領域７２０の間にガードリング領域８１０、８１０′が適用される実施形態を説明したが、本発明の範囲が、これに限定されるものではない。例えば、本発明の半導体デバイスは、コア領域７１０及び入出力領域７２０のような特定ブロックとブロックとの間のＥＳＤカップリングを防止するためのあらゆるケースに適用可能である。
【００２８】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００２９】
本発明は、ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置関連の技術分野に適用可能である。
【符号の説明】
【００３０】
１００：半導体デバイス
１０：半導体基板
１０３、１０４：第１ウェル領域
１１３、１１４、１２０：Ｎ＋層
１０１、１０２：第２ウェル領域
１１１、１１２：Ｐ＋層
ＶＤＤ、ＡＶＤＤ、ＶＳＳ、ＡＶＳＳ：電極
ＶＧＮＤ：システムグラウンドに連結された電極
１１０：ガードリング領域
Ｎ１：パネルと連結された端子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、
前記第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、
前記第１ウェル領域の間に位置し、前記第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング（Ｇｕａｒｄ−Ｒｉｎｇ）領域と、を含み、
前記ガードリング領域は、グラウンド電圧に連結されることを特徴とする半導体デバイス。
【請求項２】
前記ガードリング領域の深さは、前記第１ウェル領域の深さより深いことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第１ウェル領域は、前記第１ウェル領域の表面に形成されたｎ＋層を含み、
前記第２ウェル領域は、前記第２ウェル領域の表面に形成されたｐ＋層を含み、
前記ガードリング領域は、前記ガードリング領域の表面に形成されたｎ＋層を含むことを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記半導体デバイスは、
前記第１ウェル領域と前記ガードリング領域との間に位置する前記半導体基板の表面に形成されたｐ＋層を含むことを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記第１ウェル領域の表面に形成されたｎ＋層、前記第２ウェル領域の表面に形成されたｐ＋層及び前記ガードリング領域の表面に形成されたｎ＋層は、それぞれ電極と連結されたことを特徴とする請求項３に記載の半導体デバイス。
【請求項６】
前記ガードリング領域の表面に形成されたｎ＋層と連結された電極は、前記グラウンド電圧に連結されることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
第１回路領域と、
第２回路領域と、
前記第１回路領域及び前記第２回路領域の間に位置し、前記第１回路領域と前記第２回路領域と既定の間隔だけ離隔して既定の深さを有して形成されたガードリング領域と、を含み、
前記ガードリング領域は、グラウンド電圧に連結されることを特徴とする半導体デバイス。
【請求項８】
前記第１回路領域は、コア領域に該当し、
前記第２回路領域は、入出力領域に該当することを特徴とする請求項７に記載の半導体デバイス。
【請求項９】
請求項１ないし請求項８のうち何れか一項の半導体デバイスを含むことを特徴とするディスプレイドライバ回路。
【請求項１０】
請求項９のディスプレイドライバ回路を含むことを特徴とするディスプレイ装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、
前記第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、
前記第１ウェル領域の間に位置し、前記第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング（Ｇｕａｒｄ−Ｒｉｎｇ）領域と、を含み、
前記ガードリング領域は、グラウンド電圧に連結されることを特徴とする半導体デバイス。
【請求項２】
前記ガードリング領域の深さは、前記第１ウェル領域の深さより深いことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記第１ウェル領域は、前記第１ウェル領域の表面に形成されたｎ＋層を含み、
前記第２ウェル領域は、前記第２ウェル領域の表面に形成されたｐ＋層を含み、
前記ガードリング領域は、前記ガードリング領域の表面に形成されたｎ＋層を含むことを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記半導体デバイスは、
前記第１ウェル領域と前記ガードリング領域との間に位置する前記半導体基板の表面に形成されたｐ＋層を含むことを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記第１ウェル領域の表面に形成されたｎ＋層、前記第２ウェル領域の表面に形成されたｐ＋層及び前記ガードリング領域の表面に形成されたｎ＋層は、それぞれ電極と連結されたことを特徴とする請求項３に記載の半導体デバイス。
【請求項６】
前記ガードリング領域の表面に形成されたｎ＋層と連結された電極は、前記グラウンド電圧に連結されることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
第１回路領域と、
第２回路領域と、
前記第１回路領域及び前記第２回路領域の間に位置し、前記第１回路領域と前記第２回路領域と既定の間隔だけ離隔して既定の深さを有して形成されたガードリング領域と、を含み、
前記ガードリング領域は、グラウンド電圧に連結されることを特徴とする半導体デバイス。
【請求項８】
前記第１回路領域は、コア領域に該当し、
前記第２回路領域は、入出力領域に該当することを特徴とする請求項７に記載の半導体デバイス。
【請求項９】
請求項１ないし請求項８のうち何れか一項の半導体デバイスを含むことを特徴とするディスプレイドライバ回路。
【請求項１０】
請求項９のディスプレイドライバ回路を含むことを特徴とするディスプレイ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２０１１−１６６１５３（Ｐ２０１１−１６６１５３Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−２７６３５（Ｐ２０１１−２７６３５）
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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