【課題】ＰＩＮダイオードとＭＩＭキャパシタとを備え、その製造工程の短縮を可能とする構造を有する半導体装置を提供する。
【解決手段】ＧａＡｓ基板１０Ａ上に、オーミック電極４２ａ、４４ａを備えたＰＩＮダイオードと、下側電極４５と上側電極４８ｃとの間に誘電体層４６が介在するＭＩＭキャパシタとが設けられた半導体装置であって、ＰＩＮダイオードは、ＧａＡｓ基板１０Ａ上に設けられたｎ型半導体層３２およびｐ型半導体層３８と、ｎ型半導体層３２上に設けられた第１のオーミック電極４２ａと、ｐ型半導体層３８上に設けられた第２のオーミック電極４４ａとを具備し、下側電極４５は第１のオーミック電極４２ａと同じ構造を有し、かつ、ＧａＡｓ基板１０Ａと下側電極４５との間には絶縁膜４０が設けられている。 （もっと読む）

【課題】設計自由度が高く、並列化および周波数限定が容易でテラヘルツ電磁波を高効率で受信するテラヘルツ受信素子を提供する。
【解決手段】本発明のテラヘルツ受信素子は、半導体基板と、前記半導体基板の第１の主面上に形成され、ヘテロ接合により形成される２次元電子チャネル層を含む２つ以上の半導体層と、前記２次元電子チャネル層とともに電界効果トランジスタを形成するゲート電極、ドレイン電極およびソース電極と、前記ゲート電極に電気的に接続され、テラヘルツ波を受信するアンテナが形成されたアンテナ層と、前記ゲート電極に直流バイアス電圧を与えるためのゲートパッドとを備える。 （もっと読む）

【課題】工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能な半導体装置の製造方法を提供すること
【解決手段】本発明にかかる半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法であって、配線と同じ接続で半導体素子に接続する導電パスを形成し、導電パスで半導体素子を電気的に接続した状態でエッチングし、導電パスと同じ接続で半導体素子に接続する配線を形成するものである。 （もっと読む）

【課題】優れた特性を有し、ＩＣ化に適した起動回路を提供する。
【解決手段】Ｎ型エピタキシャル層１２に形成され、ドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成される。ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 （もっと読む）

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、Ｊ−ＦＥＴをソースホロワでバイポーラトランジスタに接続した増幅素子を採用すると、高入力インピーダンスで低出力インピーダンスの増幅素子が実現するが、歪み特性が悪く、またデバイスのばらつきによってゲインがばらつく問題があった。
【解決手段】 Ｊ−ＦＥＴとバイポーラトランジスタと第１抵抗と第２抵抗で増幅素子を構成し、Ｊ−ＦＥＴのゲートがＥＣＭの一端および第１抵抗の一端に接続され、Ｊ−ＦＥＴのドレインがバイポーラトランジスタの入力端子に接続され、バイポーラトランジスタの高電位側が負荷抵抗の一端に接続され、第１抵抗の他端が接地され、Ｊ−ＦＥＴのソース及びバイポーラトランジスタの低電位側が第２抵抗の一端に接続され、第２抵抗の他端は接地され、バイポーラトランジスタの高電位側から出力電圧を取り出す構成とする。 （もっと読む）

【課題】一時的な過電流による接合型電界効果トランジスタの発熱を抑制できる接合型電界効果トランジスタの駆動装置および駆動方法を提供する。
【解決手段】電流検知部９０でモニタする電流が閾値電流を超えた場合、接合型電界効果トランジスタ（ＪＦＥＴ）３２をターンオンするときのゲート電圧をＰＮ接合のビルトイン電圧より大きくする。これにより、ＪＦＥＴ３２のオン抵抗を低減させてＪＦＥＴ３２の発熱を抑制する。一方、電流検知部９０によるモニタ電流が閾値電流以下の場合には、ターンオン時のゲート電圧をビルトイン電圧より小さくすることにより、ＪＦＥＴ３２を高速にスイッチングさせる。 （もっと読む）

【課題】チップの占有面積を有効に活用する。
【解決手段】Ｐ型半導体基板１１上にＮ型エピタキシャル層１２が形成され、ＬＤＭＯＳとＪＦＥＴに共通なドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ボディ領域１５とＰ型素子分離領域１３との間にＪＦＥＴのソースとなるＮ型領域が形成される。ドレインに正のドレイン電圧が印加されると、ＰＮ接合が逆バイアスされ、ボディ領域１５と分離領域１３と半導体基板１１とから空乏層が延び、ＪＦＥＴのチャネルを制御する。 （もっと読む）

【課題】簡単な構成によって、一時的な過電流による接合型電界効果トランジスタの発熱を抑制するとともに、接合型電界効果トランジスタの過熱状態を検知することができる接合型電界効果トランジスタの駆動装置および駆動方法を提供する。
【解決手段】電流検知部９０でモニタする電流が閾値電流を超えた場合、接合型電界効果トランジスタ（ＪＦＥＴ）３２をターンオンするときのゲート電圧をＰＮ接合のビルトイン電圧より大きくする。これにより、ＪＦＥＴ３２のオン抵抗を低減させてＪＦＥＴ３２の発熱を抑制する。さらに、オン状態のＪＦＥＴ３２に流れるゲート電流ＩＧの温度依存性を利用することによって、ＪＦＥＴ３２の温度の値を簡単に求めることができる。 （もっと読む）

【課題】発振が抑制できるとともに、直流動作測定を正確に行うことができる半導体装置を提供すること。
【解決手段】ＧａＡｓ基板１１上に形成された複数のドレイン電極１５、及び複数のソース電極１４と、これらのドレイン電極１５とソース電極１４との間にそれぞれ形成された複数のゲート電極１３と、これらのゲート電極１３に接続された複数のゲートバスライン１８と、これらのゲートバスライン１８にそれぞれ接続された複数のゲートパッド２０と、これらのゲートパッド２０と複数のゲートバスライン１８との間に形成され、複数のソース電極１４を接続するソースパッド１６と、このソースパッド１６に対向する位置に形成され、複数のドレイン電極１５を接続する複数のドレインパッド１７と、ＧａＡｓ基板１１に埋め込み形成され、複数のゲートパッド２０をそれぞれ接続する抵抗２１と、複数のドレインパッド１７をそれぞれ接続するマイクロストリップライン２２と、を具備する。 （もっと読む）

【課題】耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供する。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。 （もっと読む）