【課題】信頼性の高い半導体装置を提供する。また、不良を抑制しつつ微細化を達成した半導体装置を提供する。
【解決手段】トレンチを有する絶縁層に接して、ソース領域またはドレイン領域として機能する領域の膜厚が、チャネル形成領域として機能する領域の膜厚よりも厚い酸化物半導体層を形成する。該酸化物半導体層を用いたトランジスタは、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。 （もっと読む）

【課題】微細化による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】第１の領域と、第１の領域の側面に接した一対の第２の領域と、一対の第２
の領域の側面に接した一対の第３の領域と、を含む酸化物半導体膜と、酸化物半導体膜上
に設けられたゲート絶縁膜と、ゲート絶縁膜上に第１の領域と重畳した第１の電極と、を
有し、第１の領域は、ＣＡＡＣ酸化物半導体領域であり、一対の第２の領域及び一対の第
３の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の第３の領域のド
ーパント濃度は、一対の第２の領域のドーパント濃度より高い半導体装置である。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）

【課題】本発明は、従来のＳＲＡＭメモリセルでは、Ｐウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【解決手段】ＳＲＡＭセルを構成するインバータが形成されたＰウエル領域PW1、PW2が２つに分割されてＮウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル３２ローあるいは、６４ロー毎に、ワード線と平行に形成される。 （もっと読む）

【課題】 ＣＭＯＳ型半導体装置におけるデュアルゲート構造のゲート電極をエッチングにより形成する時に、局所的なゲート絶縁膜の「突き抜け」やゲート電極サイドエッチ等の欠陥が発生することを防止できる製造方法を提供する。
【解決手段】 ゲート絶縁膜５を介して半導体基板１上に形成されたシリコン膜等の、実質的に不純物を含まない半導体膜６を選択的にエッチングしてゲート電極７を形成する。隣接するゲート電極７間の領域をレジスト等の絶縁膜９で埋め込む。さらに例えば所定のゲート電極７が形成された領域を覆うマスク層１０を形成し、絶縁膜９とマスク層１０とをマスクとして、マスク層１０で覆われないゲート電極７にイオン注入等の手段により所定導電型の不純物を導入する。同様の方法を用いてマスク層１０で覆われていたゲート電極７に異なる導電型の不純物を導入する。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】透明酸化物膜を用いた半導体デバイスや回路を提供する。
【解決手段】電子キャリア濃度が１０^１５／ｃｍ^３以上、１０^１８／ｃｍ^３未満である、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ^２／（Ｖ・秒）超であることを特徴とする集積回路。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、アモルファスシリコン、ポリシリコン、微結晶シリコン、あるいは酸化物半導体等の化合物半導体をチャネル形成領域に含み、そのチャネル長が最小加工線幅の１０倍以上あるいは、１μｍ以上であるトランジスタを用いる。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）