半導体集積回路装置
【課題】本発明は、従来のSRAMメモリセルでは、Pウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【解決手段】SRAMセルを構成するインバータが形成されたPウエル領域PW1、PW2が2つに分割されてNウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル32ローあるいは、64ロー毎に、ワード線と平行に形成される。
【解決手段】SRAMセルを構成するインバータが形成されたPウエル領域PW1、PW2が2つに分割されてNウエル領域NW1の両側に配置され、トランジスタを形成する拡散層に曲がりがなく、配置方向が、ウエル境界線やビット線に平行に走るように形成される。アレイの途中には、基板への電源を供給するための領域が、メモリセル32ローあるいは、64ロー毎に、ワード線と平行に形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置に関わり、特にSRAM(static random access memory)セルのレイアウトおよびこのセルを用いて構成したメモリに関するものである。
【背景技術】
【0002】
CMOS構成の1ポートSRAMセルは、通常6個のトランジスタで構成されており、従来の公知のレイアウトとして特開平10―178110が知られている。
従来のSRAMセルのレイアウトでは、SRAMセルを構成するインバータが形成されたPウエル領域が2つに分割されてNウエル領域の両側に配置され、ウエル境界線がビット線に平行に走るように形成されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
微細化が進むにつれ、露光装置の波長をG線からI線さらにエキシマレーザへと短くして対応してきた。しかし、微細化の要求は装置の短波長化の進歩よりも早く、近年では波長以下のパターン寸法を加工する必要に迫られている。パターン寸法が波長以下になると鍵状に曲がったような複雑なパターンではレイアウトに忠実にパターンを形成できなくなり、メモリセルの対称性を崩す原因となる。しかし、従来の公知例では、Pウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【課題を解決するための手段】
【0004】
そこで、本発明では、第1のNチャネル型MOSトランジスタと第1のPチャネル型MOSトランジスタとを含む第1のインバータと、第2のNチャネル型MOSトランジスタと、第2のPチャネル型MOSトランジスタとを含み、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、前記第1のインバータの出力端子にソースが接続され、第1のビット線にドレインが接続され、ワード線にゲートが接続された第3のNチャネル型MOSトランジスタと、前記第2のインバータの出力端子にソースが接続され、第2のビット線にドレインが接続され、ワード線にゲートが接続された第4のNチャネル型MOSトランジスタとを備え、前記第1および第3のNチャネル型MOSトランジスタは第1のPウエル領域に形成され、その拡散層は曲がりがなく、配置方向が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、前記第2および第4のNチャネル型MOSトランジスタは第2のPウエル領域に形成され、その拡散層が曲がりがなく、配置方向が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であることを特徴としている。
【0005】
拡散層の形状としては、また、その外形を直線を主体として構成し、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であり、第2および第4のNチャネル型MOSトランジスタは第2のPウエル領域に形成され、その拡散層の外形は直線を主体として構成され、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であることとしてもよい。このとき、線対称と言った場合、完全に線対称でなくとも、例えば中心線の左右で拡散層の面積が同じ程度の形状として、若干の非対称も場合により許容するものである。
【0006】
また、前記第3のNチャネル型MOSトランジスタのゲートに用いられる第1の多結晶シリコン配線層と、前記第1のNチャネル型MOSトランジスタのゲートと前記第1のPチャネル型MOSトランジスタのゲートとに用いられる第2の多結晶シリコン配線層とが平行に配置され、前記第4のNチャネル型MOSトランジスタのゲートに用いられる第3の多結晶シリコン配線層と、前記第2のNチャネル型MOSトランジスタのゲートと前記第2のPチャネル型MOSトランジスタのゲートに用いられる第4の多結晶シリコン配線層とが平行に配置され、第1および第3の多結晶シリコン配線層は、ワード線を構成する第2層の金属配線層とコンタクトを介して接続される。
【0007】
また、前記第1のインバータの入力端子と前記第2のインバータの出力端子がコンタクトで電気的に接続され、前記第2のインバータの入力端子と前記第1のインバータの出力端子がコンタクトで電気的に接続されてもよい。
【0008】
また、前記第1、第2のビット線と、前記第1、第2のPチャネル型MOSトランジスタのソースに接続された電源線と、前記第1、第2のNチャネル型MOSトランジスタのソースに接続された接地線とが、第3層の金属配線層で、拡散層と平行に形成されてもよい。
【0009】
また、前記第3層の金属配線層で形成された第1のビット線が前記第3層の金属配線層で形成された電源線と、前記第3層の金属配線層で形成された第1のNチャネル型MOSトランジスタのソースに接続された接地線とに挟まれ、前記第3層の金属配線層で形成された第2のビット線が前記第3層の金属配線層で形成された電源線と、前記第3層の金属配線層で形成された第2のNチャネル型MOSトランジスタのソースに接続された接地線とに挟まれてもいい。
【0010】
あるいは、前記第1、第2のビット線と、前記第1、第2のPチャネル型MOSトランジスタのソースに接続された電源線とが第2層の金属配線層で形成され、ワード線が第3層の金属層で形成され、前記第1、第2のNチャネル型MOSトランジスタのソースに接続された接地線が、第3層および第2層の金属配線層で形成されてもよい。
【0011】
また、前記メモリセルがアレイ状に並べられ、アレイ中およびアレイの上下に、Pウエル領域の基板へのコンタクトおよびNウエル領域の基板へのコンタクトがワード線と平行に直線的に配置されている。以上ではnウエル領域の両側に2つのpウエル領域を配置した例であるが、pウエル領域の両側に2つのnウエル領域を配置することもできる。
【0012】
また、本願発明を適用した半導体記憶装置の他の例においては、少なくとも1対のNウエル領域とPウエル領域とからなるメモリセルをアレイ状に配置したメモリアレイを複数備え、そのメモリアレイの間に少なくとも一つの中間領域を有し、Nウエル領域とPウエル領域との境界は少なくとも一つの直線部分を有し、Nウエル領域とPウエル領域にそれぞれ形成された拡散層の平面形状は、
(1)直線部分と平行な長辺を有する長方形の形状、または、(2)直線部分と平行な長辺を有する複数の長方形をそれぞれの短辺を介して組み合わせた形状であり、あるいは、
(1)直線部分と平行な長辺を有する長方形の形状、または、(2)直線部分と平行な長辺を有する複数の長方形を上記直線部分の方向に延びるように組み合わせた形状であることを特徴とする。
【0013】
少なくともメモリアレイの領域においては、直線部分に平行にビット線が配置され、直線部分に垂直な方向にワード線が配置される。好ましくは、中間領域においては、直線部分に垂直な方向に少なくとも一種類の配線が配置され、かつ、電源配線とNウエル領域またはPウエル領域に形成された拡散層との電気的接触を行う配線(例えばコンタクト)が形成されている。この配線としては電源配線、接地配線、その他の電位の配線が考えられる。
【0014】
本願発明は特に6つのトランジスタから構成されるスタティックRAMのメモリセルを有する半導体記憶装置に好適である。
【発明の効果】
【0015】
本発明によれば、拡散層が必要以上に複雑な形状とならないため、微細化が容易である。
【図面の簡単な説明】
【0016】
【図1】実施例1に係わる半導体装置のレイアウト図。
【図2】実施例1に係わる半導体装置のレイアウト図。
【図3】実施例1、2、3、4で使用される記号の説明図。
【図4】実施例2に係わる半導体装置のレイアウト図。
【図5】実施例3に係わる半導体装置のレイアウト図。
【図6】実施例3に係わる半導体装置のレイアウト図。
【図7】実施例4に係わる半導体装置のレイアウト図。
【図8】実施例4に係わる半導体装置のレイアウト図。
【図9】実施例5に係わる半導体装置のレイアウト図。
【図10】実施例5に係わる半導体装置のレイアウト図。
【図11】実施例5で使用される記号の説明図。
【図12】実施例6に係わる半導体装置のレイアウト図。
【図13】実施例6に係わる半導体装置のレイアウト図。
【図14】実施例6で使用される記号の説明図。
【図15】実施例6に係わる半導体装置のプロセスフロー断面図。
【図16】実施例7に係わる半導体装置のレイアウト図。
【図17】実施例7に係わる半導体装置のレイアウト図。
【図18】実施例8に係わる半導体装置のレイアウト図。
【図19】実施例8に係わる半導体装置のレイアウト図。
【図20】実施例8で使用される記号の説明図。
【図21】実施例8に係わる半導体装置の断面図。
【図22】実施例9に係わる半導体装置のプロセスフロー断面図。
【図23】実施例10に係わる半導体装置のプロセスフロー断面図。
【発明を実施するための形態】
【0017】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【0018】
〈実施例1〉
図1および図2に本発明のSRAMセルのレイアウトMCを示す。図1は、半導体基板に形成された、ウエル領域、拡散層、多結晶シリコン配線層およびコンタクトが示されており、図2には、第1層の金属配線層、ビアホール1、第2層の金属配線層、ビアホール2および第3層の金属配線層が示されている。図3は、図1および図2で使用される記号の説明である。
【0019】
Pウエル領域PW1に形成されるNチャネル型MOSトランジスタTN1とNウエル領域NW1に形成されるPチャネル型MOSトランジスタTP1によってインバータINV1が構成される。また、Nウエル領域PW1に形成されるNチャネル型MOSトランジスタTN2とNウエル領域NW1に形成されるPチャネル型MOSトランジスタTP2によってインバータINV2が構成される。
【0020】
インバータINV1の出力は、コンタクトSC1によってインバータINV2の入力と電気的に接続されている。また、インバータINV2の出力は、コンタクトSC2によってインバータINV1の入力と電気的に接続されている。
【0021】
Nチャネル型MOSトランジスタTN3は、ドレイン電極がビット線BL1に接続され、ソース電極が、Nチャネル型MOSトランジスタTN1のドレインに接続され、ゲート電極は、ワード線WDに接続される。同様に、Nチャネル型MOSトランジスタTN4は、ドレイン電極がビット線BL2に接続され、ソース電極が、Nチャネル型MOSトランジスタTN2のドレインに接続され、ゲート電極は、ワード線WDに接続される。
【0022】
Nチャネル型MOSトランジスタTN1およびNチャネル型MOSトランジスタTN3は、拡散層LN1上に形成され、Nチャネル型MOSトランジスタTN2およびNチャネル型MOSトランジスタTN4は、拡散層LN2上に形成される。
【0023】
Pチャネル型MOSトランジスタTP1は、拡散層LP1上に形成され、Pチャネル型MOSトランジスタTP2は、拡散層LP2上に形成される。
【0024】
拡散層(LN1、LN2、LP1、LP2)は、曲がりなく直線であるため、折れ曲がり部でのパターン補正が必要なく、ノード間のバランスが良くなる。メモリセルをアレイ上に並べた場合、拡散層は、ビット線(BL1、BL2)に平行な4本の直線となる。
【0025】
また、Nチャネル型MOSトランジスタN3のゲート電極に用いられる多結晶シリコン配線層FG3および、Nチャネル型MOSトランジスタTN4のゲート電極に用いられる多結晶シリコン配線層FG4は、ビット線(BL1、BL2)と垂直方向に第2の金属配線層を用いて形成されるワード線WLに接続されている。Nチャネル型MOSトランジスタTN1およびPチャネル型MOSトランジスタTP1のゲート電極に用いられる多結晶シリコン配線層FG1、Nチャネル型MOSトランジスタTN2およびPチャネル型MOSトランジスタTP2のゲート電極に用いられる多結晶シリコン配線層FG2および多結晶シリコン配線層(FG3、FG4)は、ワード線と平行に配置されている。
【0026】
Nチャネル型MOSトランジスタTN1のソース電極は、第3層の金属配線層で形成された接地電位線Vss1に接続され、Nチャネル型MOSトランジスタTN2のソース電極は、第3層の金属配線層で形成された接地電位線Vss2に接続される。また、Pチャネル型MOSトランジスタ(TP1、TP2)のソース電極は、第3層の金属配線層で形成された電源電位線Vcc1に接続されている。
【0027】
ビット線BL1は、電源電位Vcc1と接地電位Vss1に挟まれており、ビット線BL2は電源電位Vcc1と接地電位Vss2に挟まれている。この構造は、ビット線どうしのクロスカップルノイズを低減でき、低電圧、高速動作に効果がある。
【0028】
また、コンタクトホールのエッチ時にサイドスぺーサーを削ってn−層上にコンタクトが形成された場合、コンタクトからn−を通して基板に流れ込むことが考えられる。多結晶シリコン配線層と拡散層をつなぐコンタクトを形成する場合、拡散層TP2と多結晶シリコン配線層FG1の間隔をサイドスぺーサーの長さよりも長くすることにより、拡散層にn−が形成されずリーク電流を防ぐことができる。
【0029】
〈実施例2〉
図4に実施例1のメモリセルMCをアレイ状に配列した場合の例を示す。図中の記号は、図3に説明されている。
【0030】
メモリセルMCは例えば、256ロー×128カラム並べられる。実施例1のメモリセルは、ビット線方向の高さが低いため、256ローのメモリセルを並べても、ビット線の長さが従来に比べて短くなるので、高速化できる。隣合うメモリセルMCは、y軸に対して線対称に配置され、上下のメモリセルMCは、x軸に対して線対称に配置される。また、アレイの途中には、基板への電源を供給するための領域STが、ワード線WDと平行に形成される。領域STは、例えば、メモリセル32ローあるいは、64ロー毎に配置される。
【0031】
Pウエル領域(PW1、PW2)に電位を供給する配線VbnおよびNウエル領域NW1に電位を供給する配線Vbpがワード線と平行に形成される。配線Vbnは、接地電位Vssと接続してもいいし、Vssとは異なる電位を供給することができる。また、配線Vbpは、電源電位Vccと接続してもいいし、Vccとは異なる電位を供給することもできる。
【0032】
また、領域STでは、電源電位線Vcc1を補強するための電源電位線Vccがワード線と平行に形成され、接地電位(Vss1、Vss2)を補強するための接地電位線Vssがワード線と平行に形成される。
【0033】
また、接地電位線(Vss1、Vss2)が、ワード線WDと垂直方向に配置されるので、1つのワード線を選択した場合に、このワード線に沿った各メモリセルに対して、1対の接地電位線から電位が供給されるので、電位線のノイズが小さく、アクセスの高速化、低電圧化に効果がある。
【0034】
また、メモリセルMCは、ワード線方向の幅が広いため、センスアンプAMPのレイアウトが容易であり、従来行われていた、メモリセル2カラムで1つのセンスアンプをレイアウトする必要がなく、1カラムに1つのセンスアンプがレイアウトできる。また、ワードドライバ回路wddrvは従来に比べて偏平なレイアウトとなる。
【0035】
〈実施例3〉
図5および図6に実施例3のSRAMセルのレイアウトMC2を示す。図5および図6で使用される記号の説明を図3に示した。実施例3のメモリセルMC2は実施例1のメモリセルMCと比べて、実施例1では、拡散層(LN1、LN1)の形が羽子板状であるのに対し、実施例3の拡散層(LN3、LN4)が長方形であると点と、コンタクト(SC1、SC2)が、コンタクト(SC3、SC4)と第1層の金属配線層(M11、M12)で置き換えられている点を除いて同一である。
【0036】
通常メモリセルでは、安定性を確保するために、Nチャネル型MOSトランジスタ(TN1、TN2)のゲート幅は、Nチャネル型MOSトランジスタ(TN3、TN4)のゲート幅の1.5倍に設計される。しかし、この場合は、実施例1で示したように、拡散層の形が羽子板状になり、パターン補正(OPC)などの技術が必要となる。また、このために、トランジスタどうしのバランスも悪くなる。これに対して、実施例3では、拡散層(LN3、LN4)が長方形なので、加工が容易で、また、この結果トランジスタのバランスも良くすることができる。ただし、ゲート幅の比が1.0倍になってしまうため、Nチャネル型MOSトランジスタ(TN1、TN2)に比べて、Nチャネル型MOSトランジスタ(TN3、TN4)の酸化膜厚を厚くするか、ゲート長を長くするか、しきい値を高くするか、あるいは電界緩和のための低濃度ドレイン領域の不純物濃度を低くするなどにより駆動力に差をつけていわゆるセルレシオを大きくする必要がある。また、実施例3では、実施例1でインバータINV1の出力とインバータINV2の入力を接続していたコンタクトSC1の代わりに、コンタクトSC3と第1層の金属配線層M11を用いている。このようにすることにより折れ曲がったコンタクトが必要なくなり、パターン補正(OPC)等が必要なくなる。
【0037】
〈実施例4〉
図7および図8に実施例4のSRAMセルのレイアウトMC3を示す。図7および図8で使用される記号の説明を図3に示した。実施例4のメモリセルMC3は実施例3のメモリセルMC2と比べて、多結晶シリコン配線層(FG5、FG6、FG7、FG8)の形が長方形である点が異なる。このセルでは、折れ曲がりがなく、パターン補正(OCP)が必要なく、トランジスタどうしのバランスがよくなる。
【0038】
〈実施例5〉
図9および図10に実施例5のSRAMセルのレイアウトMC4を示す。図9および図10で使用される記号の説明を図11に示した。実施例5のメモリセルMC4は実施例1のメモリセルMCと比べて、配線構造が異なる。
【0039】
ビット線(BL3、BL4)および、電源電位線Vcc2は、第2層の金属配線層を用いて形成される。ワード線WD1および接地電位線(Vss5、Vss6)は、第3層の金属配線層を用いてビット線と垂直に形成される。接地電位線(Vss3、Vss4)は、第4層の金属配線層を用いてビット線と平行に形成される。
【0040】
グローバルビット線GBは、ビット線を階層化した場合に使用される配線である。グローバルビット線GBとビット線(BL3、BL4)とは、第3層の金属配線層でシールドされているので、クロスカップルノイズを防ぐことができる。また、接地電位線(Vss3、Vss4)によって、グローバルビット線GBどうしのクロスカップルノイズを防ぐことができる。
【0041】
〈実施例6〉
図12および図13に実施例6のSRAMセルのレイアウトMC5を示す。図12および図13で使用される記号の説明を図14に示した。実施例6のメモリセルMC5は実施例1のメモリセルMCと比べて、ゲート電極と拡散層接続するいわゆる3層コンタクトの構造が異なる。
【0042】
実施例1ではL字状のコンタクトSC1、SC2でゲート電極と拡散層を接続しているが、実施例6ではゲート電極と拡散層接続領域SS1、SS2でシリサイドにより接続している。そのためゲート電極と拡散層を接続するためにコンタクトをL字状に曲げる必要がなくI字状の長方形のコンタクトSC5、SC6にできる。コンタクトに折れ曲がりがなく、パターン補正(OCP)が必要ない。
【0043】
ゲート電極と拡散層接続領域SS1、SS2でシリサイドにより接続する具体的なプロセスフローを図15に示す。
【0044】
ゲート電極FGを多結晶シリコンで形成する(図15(a))。
【0045】
ゲート電極FGの側壁にサイドスペーサSiNをCVDシリコン窒化膜により形成する(図15(b))。
【0046】
アクティブ領域側のサイドスペーサSiNをシリコン窒化膜と酸化膜を高選択でエッチングできる条件でエッチングし取り除く(図15(c))。
【0047】
P型高濃度拡散層P+を形成する(図15(d))。
【0048】
Coなどの高融点金属をスパッタにより堆積し、アニールすることで多結晶シリコンゲート電極と拡散層に選択的にシリサイドを形成する(図15(e))。このときゲート電極の側壁と拡散層とがシリサイドにより接続される。
【0049】
〈実施例7〉
図16および図17に実施例7のSRAMセルのレイアウトMC6を示す。図16および図17で使用される記号の説明を図14に示した。実施例7のメモリセルMC6は実施例6のメモリセルMC5と比べて、 コンタクト(SC5、SC6)が、コンタクト(SC7、SC8)と第1層の金属配線層(M11、M12)で置き換えられている点を除いて同一である。
【0050】
実施例7ではすべてのコンタクトを正方形コンタクトにでき、パターン補正(OCP)が必要ない。
【0051】
〈実施例8〉
図18および図19に実施例8のSRAMセルのレイアウトMC7を示す。図18および図19で使用される記号の説明を図20に示した。実施例8のメモリセルMC7は実施例1のメモリセルMCと比べて、 コンタクト(SC1、SC2)が、ローカルインターコネクト(LI1、LI2)で置き換えられている点と、ワード線が第2層目の金属配線から第1層目の金属配線に、ビット線と電源電位線と接地電位線が第3層目の金属配線から第2層目の金属配線に変更されている点を除いて同一である。図21は図18、19のA−B線に沿った断面図である。
【0052】
実施例1ではコンタクトSC1、SC2は他のコンタクトと同層で形成しているために、SC1、SC2の上に第1層目の金属配線を配置できないという制約がある。実施例8ではコンタクトとは別層のローカルインターコネクトLI1、LI2で形成するために上に第1層目の金属配線を配置でき、実施例1と比較すると金属配線を1層減らす事ができる。
【0053】
〈実施例9〉
図22に実施例9の3層コンタクト部のプロセスフローを示す。実施例9は実施例1、3、4、5、8の3層コンタクト部を形成するプロセスの一例である。
【0054】
近年のLSIでは、コンタクトがホト工程の合せずれにより拡散層やゲート電極から外れてもフィールド酸化膜を削ることがないように、シリコン窒化膜などをストッパにして高選択エッチングでコンタクト穴を加工するのが一般的になってきている。ゲート電極をいわゆるサリサイド技術により低抵抗化する場合は、拡散層形成後に拡散層上とゲート電極上を露出させてシリサイドを形成し、その上にエッチングストッパとしてのシリコン窒化膜を堆積し、層間絶縁膜を更にその上に堆積してからコンタクト穴を形成するために、ゲート電極上のコンタクトと拡散層上のコンタクトをそのまま同時に形成しても両者共に導通を取ることができる。しかし、従来広く用いられてきたポリサイドゲート電極や、近年発表されているポリメタルゲート電極の場合、エッチングストッパとしてのシリコン窒化膜堆積前にはゲート電極上に酸化膜などの絶縁膜が残りゲート電極は露出していないために、その上にシリコン窒化膜を堆積してコンタクトを形成しようとするとゲート電極上のコンタクトの底部には酸化膜が残り導通が取れない。実施例9はコンタクト穴を開ける部分のゲート電極上のシリコン窒化膜をあらかじめ取り除いておくことによりゲート電極上コンタクトの導通を確保するものである。
【0055】
以下、図22により実施例9のプロセスフローを説明する。
【0056】
ゲート電極と拡散層P+を形成した後、エッチングストッパとしてシリコン窒化膜SiNを堆積する(図22(a))。ゲート電極は多結晶シリコンPolySiとタングステンWの積層であり、さらにその上に保護膜として酸化膜SiOが積層されている。
【0057】
ゲート電極上のコンタクト穴を開ける部分のシリコン窒化膜をドライエッチングにより取り除く(図22(b))。
【0058】
プラズマCVDによるTEOS膜などを堆積し、層間絶縁膜を形成する(図22(c))。
【0059】
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする(図22(d))。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。あらかじめゲート電極上のシリコン窒化膜を取り除いておいた部分はストッパが無いためにゲート電極上までエッチングされる。そのため、ゲート電極上も導通が取れるようになる。
【0060】
シリコン窒化膜を高選択ドライエッチングにより取り除く(図22(e))。
【0061】
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする(図22(f))。
【0062】
〈実施例10〉
図23に実施例10の3層コンタクト部のプロセスフローを示す。実施例10は実施例1、3、4、5、8の3層コンタクト部を形成するプロセスの一例である。
【0063】
実施例10のプロセスフローは、実施例9のプロセスフローと比較して、エッチングストッパのシリコン窒化膜の堆積前にゲート電極上のコンタクト穴を開ける部分の酸化膜を取り除いておく点が異なる。
【0064】
以下、図23により実施例10のプロセスフローを説明する。
【0065】
ゲート電極と拡散層P+を形成する(図23(a))。ゲート電極は多結晶シリコンPolySiとタングステンWの積層であり、さらにその上に保護膜として酸化膜SiOが積層されている。
【0066】
ゲート電極上のコンタクト穴を開ける部分の酸化膜をドライエッチングにより取り除き、ゲート電極上を露出させる(図23(b))。
【0067】
エッチングストッパとしてシリコン窒化膜SiNを堆積する(図23(c))。プラズマCVDによるTEOS膜などを堆積し、層間絶縁膜を形成する(図23(d))。
【0068】
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする(図23(e))。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。
【0069】
シリコン窒化膜を高選択ドライエッチングにより取り除く(図23(f))。シリコン窒化膜堆積前にゲート電極上の酸化膜を取り除いた部分はこのときに露出するために、ゲート電極上も導通が取れるようになる。
【0070】
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする(図23(g))。
【符号の説明】
【0071】
MC、MC2、MC3、MC4、MC5、MC6、MC7……SRAMメモリセル
TN1、TN2、TN3、TN4……Nチャネル型MOSトランジスタ
TP1、TP2……Pチャネル型MOSトランジスタ
PW1、PW2……Pウエル領域
NW1、NW……Nウエル領域
FG1、FG2、FG3、FG4、FG5、FG6、FG7、FG8、FG……多結晶シリコン配線層
LN1、LN2、LN3、LN4、LP1、LP2……拡散層
SC1、SC2、SC3、SC4、SC5、SC6、SC7、SC8……コンタクト
INV1、INV2……インバータ回路
WD、WD1……ワード線
BL1、BL2、BL3、BL4……ビット線
Vss、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6……接地電位線
Vcc、Vcc1、Vcc2……電源電位線
Vbp……Nウエル領域へ電位を供給する線
Vbn……Pウエル領域へ電位を供給する線
wddrv……ワードドライバ回路
AMP……センスアンプ回路
M11、M12……第1層の金属配線層
GB……グローバルビット線
SGI……フィールド領域
PolySi……多結晶シリコン
SiN……シリコン窒化膜
SiO……シリコン酸化膜
SS……シリサイド層
TEOS……プラズマCVD TEOS膜
W……タングステン
Al……アルミニウム配線層
P+……P型高濃度拡散層。
【技術分野】
【0001】
本発明は、半導体集積回路装置に関わり、特にSRAM(static random access memory)セルのレイアウトおよびこのセルを用いて構成したメモリに関するものである。
【背景技術】
【0002】
CMOS構成の1ポートSRAMセルは、通常6個のトランジスタで構成されており、従来の公知のレイアウトとして特開平10―178110が知られている。
従来のSRAMセルのレイアウトでは、SRAMセルを構成するインバータが形成されたPウエル領域が2つに分割されてNウエル領域の両側に配置され、ウエル境界線がビット線に平行に走るように形成されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
微細化が進むにつれ、露光装置の波長をG線からI線さらにエキシマレーザへと短くして対応してきた。しかし、微細化の要求は装置の短波長化の進歩よりも早く、近年では波長以下のパターン寸法を加工する必要に迫られている。パターン寸法が波長以下になると鍵状に曲がったような複雑なパターンではレイアウトに忠実にパターンを形成できなくなり、メモリセルの対称性を崩す原因となる。しかし、従来の公知例では、Pウエル領域の基板へのコンタクトをとるために、拡散層の形を鍵状に曲げる必要があった。このため、対称性が悪く微細化が困難であるという問題があった。
【課題を解決するための手段】
【0004】
そこで、本発明では、第1のNチャネル型MOSトランジスタと第1のPチャネル型MOSトランジスタとを含む第1のインバータと、第2のNチャネル型MOSトランジスタと、第2のPチャネル型MOSトランジスタとを含み、前記第1のインバータの出力端子に入力端子が接続され、前記第1のインバータの入力端子に出力端子が接続された第2のインバータと、前記第1のインバータの出力端子にソースが接続され、第1のビット線にドレインが接続され、ワード線にゲートが接続された第3のNチャネル型MOSトランジスタと、前記第2のインバータの出力端子にソースが接続され、第2のビット線にドレインが接続され、ワード線にゲートが接続された第4のNチャネル型MOSトランジスタとを備え、前記第1および第3のNチャネル型MOSトランジスタは第1のPウエル領域に形成され、その拡散層は曲がりがなく、配置方向が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、前記第2および第4のNチャネル型MOSトランジスタは第2のPウエル領域に形成され、その拡散層が曲がりがなく、配置方向が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であることを特徴としている。
【0005】
拡散層の形状としては、また、その外形を直線を主体として構成し、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であり、第2および第4のNチャネル型MOSトランジスタは第2のPウエル領域に形成され、その拡散層の外形は直線を主体として構成され、最も長い直線部分が、第1および第2のPチャネル型MOSトランジスタが形成される第1のnウエル領域との境界に対して、平行であり、かつ、その境界に平行な中心線となる直線を規定した場合、その中心線に対して線対称であることとしてもよい。このとき、線対称と言った場合、完全に線対称でなくとも、例えば中心線の左右で拡散層の面積が同じ程度の形状として、若干の非対称も場合により許容するものである。
【0006】
また、前記第3のNチャネル型MOSトランジスタのゲートに用いられる第1の多結晶シリコン配線層と、前記第1のNチャネル型MOSトランジスタのゲートと前記第1のPチャネル型MOSトランジスタのゲートとに用いられる第2の多結晶シリコン配線層とが平行に配置され、前記第4のNチャネル型MOSトランジスタのゲートに用いられる第3の多結晶シリコン配線層と、前記第2のNチャネル型MOSトランジスタのゲートと前記第2のPチャネル型MOSトランジスタのゲートに用いられる第4の多結晶シリコン配線層とが平行に配置され、第1および第3の多結晶シリコン配線層は、ワード線を構成する第2層の金属配線層とコンタクトを介して接続される。
【0007】
また、前記第1のインバータの入力端子と前記第2のインバータの出力端子がコンタクトで電気的に接続され、前記第2のインバータの入力端子と前記第1のインバータの出力端子がコンタクトで電気的に接続されてもよい。
【0008】
また、前記第1、第2のビット線と、前記第1、第2のPチャネル型MOSトランジスタのソースに接続された電源線と、前記第1、第2のNチャネル型MOSトランジスタのソースに接続された接地線とが、第3層の金属配線層で、拡散層と平行に形成されてもよい。
【0009】
また、前記第3層の金属配線層で形成された第1のビット線が前記第3層の金属配線層で形成された電源線と、前記第3層の金属配線層で形成された第1のNチャネル型MOSトランジスタのソースに接続された接地線とに挟まれ、前記第3層の金属配線層で形成された第2のビット線が前記第3層の金属配線層で形成された電源線と、前記第3層の金属配線層で形成された第2のNチャネル型MOSトランジスタのソースに接続された接地線とに挟まれてもいい。
【0010】
あるいは、前記第1、第2のビット線と、前記第1、第2のPチャネル型MOSトランジスタのソースに接続された電源線とが第2層の金属配線層で形成され、ワード線が第3層の金属層で形成され、前記第1、第2のNチャネル型MOSトランジスタのソースに接続された接地線が、第3層および第2層の金属配線層で形成されてもよい。
【0011】
また、前記メモリセルがアレイ状に並べられ、アレイ中およびアレイの上下に、Pウエル領域の基板へのコンタクトおよびNウエル領域の基板へのコンタクトがワード線と平行に直線的に配置されている。以上ではnウエル領域の両側に2つのpウエル領域を配置した例であるが、pウエル領域の両側に2つのnウエル領域を配置することもできる。
【0012】
また、本願発明を適用した半導体記憶装置の他の例においては、少なくとも1対のNウエル領域とPウエル領域とからなるメモリセルをアレイ状に配置したメモリアレイを複数備え、そのメモリアレイの間に少なくとも一つの中間領域を有し、Nウエル領域とPウエル領域との境界は少なくとも一つの直線部分を有し、Nウエル領域とPウエル領域にそれぞれ形成された拡散層の平面形状は、
(1)直線部分と平行な長辺を有する長方形の形状、または、(2)直線部分と平行な長辺を有する複数の長方形をそれぞれの短辺を介して組み合わせた形状であり、あるいは、
(1)直線部分と平行な長辺を有する長方形の形状、または、(2)直線部分と平行な長辺を有する複数の長方形を上記直線部分の方向に延びるように組み合わせた形状であることを特徴とする。
【0013】
少なくともメモリアレイの領域においては、直線部分に平行にビット線が配置され、直線部分に垂直な方向にワード線が配置される。好ましくは、中間領域においては、直線部分に垂直な方向に少なくとも一種類の配線が配置され、かつ、電源配線とNウエル領域またはPウエル領域に形成された拡散層との電気的接触を行う配線(例えばコンタクト)が形成されている。この配線としては電源配線、接地配線、その他の電位の配線が考えられる。
【0014】
本願発明は特に6つのトランジスタから構成されるスタティックRAMのメモリセルを有する半導体記憶装置に好適である。
【発明の効果】
【0015】
本発明によれば、拡散層が必要以上に複雑な形状とならないため、微細化が容易である。
【図面の簡単な説明】
【0016】
【図1】実施例1に係わる半導体装置のレイアウト図。
【図2】実施例1に係わる半導体装置のレイアウト図。
【図3】実施例1、2、3、4で使用される記号の説明図。
【図4】実施例2に係わる半導体装置のレイアウト図。
【図5】実施例3に係わる半導体装置のレイアウト図。
【図6】実施例3に係わる半導体装置のレイアウト図。
【図7】実施例4に係わる半導体装置のレイアウト図。
【図8】実施例4に係わる半導体装置のレイアウト図。
【図9】実施例5に係わる半導体装置のレイアウト図。
【図10】実施例5に係わる半導体装置のレイアウト図。
【図11】実施例5で使用される記号の説明図。
【図12】実施例6に係わる半導体装置のレイアウト図。
【図13】実施例6に係わる半導体装置のレイアウト図。
【図14】実施例6で使用される記号の説明図。
【図15】実施例6に係わる半導体装置のプロセスフロー断面図。
【図16】実施例7に係わる半導体装置のレイアウト図。
【図17】実施例7に係わる半導体装置のレイアウト図。
【図18】実施例8に係わる半導体装置のレイアウト図。
【図19】実施例8に係わる半導体装置のレイアウト図。
【図20】実施例8で使用される記号の説明図。
【図21】実施例8に係わる半導体装置の断面図。
【図22】実施例9に係わる半導体装置のプロセスフロー断面図。
【図23】実施例10に係わる半導体装置のプロセスフロー断面図。
【発明を実施するための形態】
【0017】
以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。
【0018】
〈実施例1〉
図1および図2に本発明のSRAMセルのレイアウトMCを示す。図1は、半導体基板に形成された、ウエル領域、拡散層、多結晶シリコン配線層およびコンタクトが示されており、図2には、第1層の金属配線層、ビアホール1、第2層の金属配線層、ビアホール2および第3層の金属配線層が示されている。図3は、図1および図2で使用される記号の説明である。
【0019】
Pウエル領域PW1に形成されるNチャネル型MOSトランジスタTN1とNウエル領域NW1に形成されるPチャネル型MOSトランジスタTP1によってインバータINV1が構成される。また、Nウエル領域PW1に形成されるNチャネル型MOSトランジスタTN2とNウエル領域NW1に形成されるPチャネル型MOSトランジスタTP2によってインバータINV2が構成される。
【0020】
インバータINV1の出力は、コンタクトSC1によってインバータINV2の入力と電気的に接続されている。また、インバータINV2の出力は、コンタクトSC2によってインバータINV1の入力と電気的に接続されている。
【0021】
Nチャネル型MOSトランジスタTN3は、ドレイン電極がビット線BL1に接続され、ソース電極が、Nチャネル型MOSトランジスタTN1のドレインに接続され、ゲート電極は、ワード線WDに接続される。同様に、Nチャネル型MOSトランジスタTN4は、ドレイン電極がビット線BL2に接続され、ソース電極が、Nチャネル型MOSトランジスタTN2のドレインに接続され、ゲート電極は、ワード線WDに接続される。
【0022】
Nチャネル型MOSトランジスタTN1およびNチャネル型MOSトランジスタTN3は、拡散層LN1上に形成され、Nチャネル型MOSトランジスタTN2およびNチャネル型MOSトランジスタTN4は、拡散層LN2上に形成される。
【0023】
Pチャネル型MOSトランジスタTP1は、拡散層LP1上に形成され、Pチャネル型MOSトランジスタTP2は、拡散層LP2上に形成される。
【0024】
拡散層(LN1、LN2、LP1、LP2)は、曲がりなく直線であるため、折れ曲がり部でのパターン補正が必要なく、ノード間のバランスが良くなる。メモリセルをアレイ上に並べた場合、拡散層は、ビット線(BL1、BL2)に平行な4本の直線となる。
【0025】
また、Nチャネル型MOSトランジスタN3のゲート電極に用いられる多結晶シリコン配線層FG3および、Nチャネル型MOSトランジスタTN4のゲート電極に用いられる多結晶シリコン配線層FG4は、ビット線(BL1、BL2)と垂直方向に第2の金属配線層を用いて形成されるワード線WLに接続されている。Nチャネル型MOSトランジスタTN1およびPチャネル型MOSトランジスタTP1のゲート電極に用いられる多結晶シリコン配線層FG1、Nチャネル型MOSトランジスタTN2およびPチャネル型MOSトランジスタTP2のゲート電極に用いられる多結晶シリコン配線層FG2および多結晶シリコン配線層(FG3、FG4)は、ワード線と平行に配置されている。
【0026】
Nチャネル型MOSトランジスタTN1のソース電極は、第3層の金属配線層で形成された接地電位線Vss1に接続され、Nチャネル型MOSトランジスタTN2のソース電極は、第3層の金属配線層で形成された接地電位線Vss2に接続される。また、Pチャネル型MOSトランジスタ(TP1、TP2)のソース電極は、第3層の金属配線層で形成された電源電位線Vcc1に接続されている。
【0027】
ビット線BL1は、電源電位Vcc1と接地電位Vss1に挟まれており、ビット線BL2は電源電位Vcc1と接地電位Vss2に挟まれている。この構造は、ビット線どうしのクロスカップルノイズを低減でき、低電圧、高速動作に効果がある。
【0028】
また、コンタクトホールのエッチ時にサイドスぺーサーを削ってn−層上にコンタクトが形成された場合、コンタクトからn−を通して基板に流れ込むことが考えられる。多結晶シリコン配線層と拡散層をつなぐコンタクトを形成する場合、拡散層TP2と多結晶シリコン配線層FG1の間隔をサイドスぺーサーの長さよりも長くすることにより、拡散層にn−が形成されずリーク電流を防ぐことができる。
【0029】
〈実施例2〉
図4に実施例1のメモリセルMCをアレイ状に配列した場合の例を示す。図中の記号は、図3に説明されている。
【0030】
メモリセルMCは例えば、256ロー×128カラム並べられる。実施例1のメモリセルは、ビット線方向の高さが低いため、256ローのメモリセルを並べても、ビット線の長さが従来に比べて短くなるので、高速化できる。隣合うメモリセルMCは、y軸に対して線対称に配置され、上下のメモリセルMCは、x軸に対して線対称に配置される。また、アレイの途中には、基板への電源を供給するための領域STが、ワード線WDと平行に形成される。領域STは、例えば、メモリセル32ローあるいは、64ロー毎に配置される。
【0031】
Pウエル領域(PW1、PW2)に電位を供給する配線VbnおよびNウエル領域NW1に電位を供給する配線Vbpがワード線と平行に形成される。配線Vbnは、接地電位Vssと接続してもいいし、Vssとは異なる電位を供給することができる。また、配線Vbpは、電源電位Vccと接続してもいいし、Vccとは異なる電位を供給することもできる。
【0032】
また、領域STでは、電源電位線Vcc1を補強するための電源電位線Vccがワード線と平行に形成され、接地電位(Vss1、Vss2)を補強するための接地電位線Vssがワード線と平行に形成される。
【0033】
また、接地電位線(Vss1、Vss2)が、ワード線WDと垂直方向に配置されるので、1つのワード線を選択した場合に、このワード線に沿った各メモリセルに対して、1対の接地電位線から電位が供給されるので、電位線のノイズが小さく、アクセスの高速化、低電圧化に効果がある。
【0034】
また、メモリセルMCは、ワード線方向の幅が広いため、センスアンプAMPのレイアウトが容易であり、従来行われていた、メモリセル2カラムで1つのセンスアンプをレイアウトする必要がなく、1カラムに1つのセンスアンプがレイアウトできる。また、ワードドライバ回路wddrvは従来に比べて偏平なレイアウトとなる。
【0035】
〈実施例3〉
図5および図6に実施例3のSRAMセルのレイアウトMC2を示す。図5および図6で使用される記号の説明を図3に示した。実施例3のメモリセルMC2は実施例1のメモリセルMCと比べて、実施例1では、拡散層(LN1、LN1)の形が羽子板状であるのに対し、実施例3の拡散層(LN3、LN4)が長方形であると点と、コンタクト(SC1、SC2)が、コンタクト(SC3、SC4)と第1層の金属配線層(M11、M12)で置き換えられている点を除いて同一である。
【0036】
通常メモリセルでは、安定性を確保するために、Nチャネル型MOSトランジスタ(TN1、TN2)のゲート幅は、Nチャネル型MOSトランジスタ(TN3、TN4)のゲート幅の1.5倍に設計される。しかし、この場合は、実施例1で示したように、拡散層の形が羽子板状になり、パターン補正(OPC)などの技術が必要となる。また、このために、トランジスタどうしのバランスも悪くなる。これに対して、実施例3では、拡散層(LN3、LN4)が長方形なので、加工が容易で、また、この結果トランジスタのバランスも良くすることができる。ただし、ゲート幅の比が1.0倍になってしまうため、Nチャネル型MOSトランジスタ(TN1、TN2)に比べて、Nチャネル型MOSトランジスタ(TN3、TN4)の酸化膜厚を厚くするか、ゲート長を長くするか、しきい値を高くするか、あるいは電界緩和のための低濃度ドレイン領域の不純物濃度を低くするなどにより駆動力に差をつけていわゆるセルレシオを大きくする必要がある。また、実施例3では、実施例1でインバータINV1の出力とインバータINV2の入力を接続していたコンタクトSC1の代わりに、コンタクトSC3と第1層の金属配線層M11を用いている。このようにすることにより折れ曲がったコンタクトが必要なくなり、パターン補正(OPC)等が必要なくなる。
【0037】
〈実施例4〉
図7および図8に実施例4のSRAMセルのレイアウトMC3を示す。図7および図8で使用される記号の説明を図3に示した。実施例4のメモリセルMC3は実施例3のメモリセルMC2と比べて、多結晶シリコン配線層(FG5、FG6、FG7、FG8)の形が長方形である点が異なる。このセルでは、折れ曲がりがなく、パターン補正(OCP)が必要なく、トランジスタどうしのバランスがよくなる。
【0038】
〈実施例5〉
図9および図10に実施例5のSRAMセルのレイアウトMC4を示す。図9および図10で使用される記号の説明を図11に示した。実施例5のメモリセルMC4は実施例1のメモリセルMCと比べて、配線構造が異なる。
【0039】
ビット線(BL3、BL4)および、電源電位線Vcc2は、第2層の金属配線層を用いて形成される。ワード線WD1および接地電位線(Vss5、Vss6)は、第3層の金属配線層を用いてビット線と垂直に形成される。接地電位線(Vss3、Vss4)は、第4層の金属配線層を用いてビット線と平行に形成される。
【0040】
グローバルビット線GBは、ビット線を階層化した場合に使用される配線である。グローバルビット線GBとビット線(BL3、BL4)とは、第3層の金属配線層でシールドされているので、クロスカップルノイズを防ぐことができる。また、接地電位線(Vss3、Vss4)によって、グローバルビット線GBどうしのクロスカップルノイズを防ぐことができる。
【0041】
〈実施例6〉
図12および図13に実施例6のSRAMセルのレイアウトMC5を示す。図12および図13で使用される記号の説明を図14に示した。実施例6のメモリセルMC5は実施例1のメモリセルMCと比べて、ゲート電極と拡散層接続するいわゆる3層コンタクトの構造が異なる。
【0042】
実施例1ではL字状のコンタクトSC1、SC2でゲート電極と拡散層を接続しているが、実施例6ではゲート電極と拡散層接続領域SS1、SS2でシリサイドにより接続している。そのためゲート電極と拡散層を接続するためにコンタクトをL字状に曲げる必要がなくI字状の長方形のコンタクトSC5、SC6にできる。コンタクトに折れ曲がりがなく、パターン補正(OCP)が必要ない。
【0043】
ゲート電極と拡散層接続領域SS1、SS2でシリサイドにより接続する具体的なプロセスフローを図15に示す。
【0044】
ゲート電極FGを多結晶シリコンで形成する(図15(a))。
【0045】
ゲート電極FGの側壁にサイドスペーサSiNをCVDシリコン窒化膜により形成する(図15(b))。
【0046】
アクティブ領域側のサイドスペーサSiNをシリコン窒化膜と酸化膜を高選択でエッチングできる条件でエッチングし取り除く(図15(c))。
【0047】
P型高濃度拡散層P+を形成する(図15(d))。
【0048】
Coなどの高融点金属をスパッタにより堆積し、アニールすることで多結晶シリコンゲート電極と拡散層に選択的にシリサイドを形成する(図15(e))。このときゲート電極の側壁と拡散層とがシリサイドにより接続される。
【0049】
〈実施例7〉
図16および図17に実施例7のSRAMセルのレイアウトMC6を示す。図16および図17で使用される記号の説明を図14に示した。実施例7のメモリセルMC6は実施例6のメモリセルMC5と比べて、 コンタクト(SC5、SC6)が、コンタクト(SC7、SC8)と第1層の金属配線層(M11、M12)で置き換えられている点を除いて同一である。
【0050】
実施例7ではすべてのコンタクトを正方形コンタクトにでき、パターン補正(OCP)が必要ない。
【0051】
〈実施例8〉
図18および図19に実施例8のSRAMセルのレイアウトMC7を示す。図18および図19で使用される記号の説明を図20に示した。実施例8のメモリセルMC7は実施例1のメモリセルMCと比べて、 コンタクト(SC1、SC2)が、ローカルインターコネクト(LI1、LI2)で置き換えられている点と、ワード線が第2層目の金属配線から第1層目の金属配線に、ビット線と電源電位線と接地電位線が第3層目の金属配線から第2層目の金属配線に変更されている点を除いて同一である。図21は図18、19のA−B線に沿った断面図である。
【0052】
実施例1ではコンタクトSC1、SC2は他のコンタクトと同層で形成しているために、SC1、SC2の上に第1層目の金属配線を配置できないという制約がある。実施例8ではコンタクトとは別層のローカルインターコネクトLI1、LI2で形成するために上に第1層目の金属配線を配置でき、実施例1と比較すると金属配線を1層減らす事ができる。
【0053】
〈実施例9〉
図22に実施例9の3層コンタクト部のプロセスフローを示す。実施例9は実施例1、3、4、5、8の3層コンタクト部を形成するプロセスの一例である。
【0054】
近年のLSIでは、コンタクトがホト工程の合せずれにより拡散層やゲート電極から外れてもフィールド酸化膜を削ることがないように、シリコン窒化膜などをストッパにして高選択エッチングでコンタクト穴を加工するのが一般的になってきている。ゲート電極をいわゆるサリサイド技術により低抵抗化する場合は、拡散層形成後に拡散層上とゲート電極上を露出させてシリサイドを形成し、その上にエッチングストッパとしてのシリコン窒化膜を堆積し、層間絶縁膜を更にその上に堆積してからコンタクト穴を形成するために、ゲート電極上のコンタクトと拡散層上のコンタクトをそのまま同時に形成しても両者共に導通を取ることができる。しかし、従来広く用いられてきたポリサイドゲート電極や、近年発表されているポリメタルゲート電極の場合、エッチングストッパとしてのシリコン窒化膜堆積前にはゲート電極上に酸化膜などの絶縁膜が残りゲート電極は露出していないために、その上にシリコン窒化膜を堆積してコンタクトを形成しようとするとゲート電極上のコンタクトの底部には酸化膜が残り導通が取れない。実施例9はコンタクト穴を開ける部分のゲート電極上のシリコン窒化膜をあらかじめ取り除いておくことによりゲート電極上コンタクトの導通を確保するものである。
【0055】
以下、図22により実施例9のプロセスフローを説明する。
【0056】
ゲート電極と拡散層P+を形成した後、エッチングストッパとしてシリコン窒化膜SiNを堆積する(図22(a))。ゲート電極は多結晶シリコンPolySiとタングステンWの積層であり、さらにその上に保護膜として酸化膜SiOが積層されている。
【0057】
ゲート電極上のコンタクト穴を開ける部分のシリコン窒化膜をドライエッチングにより取り除く(図22(b))。
【0058】
プラズマCVDによるTEOS膜などを堆積し、層間絶縁膜を形成する(図22(c))。
【0059】
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする(図22(d))。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。あらかじめゲート電極上のシリコン窒化膜を取り除いておいた部分はストッパが無いためにゲート電極上までエッチングされる。そのため、ゲート電極上も導通が取れるようになる。
【0060】
シリコン窒化膜を高選択ドライエッチングにより取り除く(図22(e))。
【0061】
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする(図22(f))。
【0062】
〈実施例10〉
図23に実施例10の3層コンタクト部のプロセスフローを示す。実施例10は実施例1、3、4、5、8の3層コンタクト部を形成するプロセスの一例である。
【0063】
実施例10のプロセスフローは、実施例9のプロセスフローと比較して、エッチングストッパのシリコン窒化膜の堆積前にゲート電極上のコンタクト穴を開ける部分の酸化膜を取り除いておく点が異なる。
【0064】
以下、図23により実施例10のプロセスフローを説明する。
【0065】
ゲート電極と拡散層P+を形成する(図23(a))。ゲート電極は多結晶シリコンPolySiとタングステンWの積層であり、さらにその上に保護膜として酸化膜SiOが積層されている。
【0066】
ゲート電極上のコンタクト穴を開ける部分の酸化膜をドライエッチングにより取り除き、ゲート電極上を露出させる(図23(b))。
【0067】
エッチングストッパとしてシリコン窒化膜SiNを堆積する(図23(c))。プラズマCVDによるTEOS膜などを堆積し、層間絶縁膜を形成する(図23(d))。
【0068】
コンタクト開口部の酸化膜をシリコン窒化膜との高選択ドライエッチングによりエッチングする(図23(e))。高選択エッチングのためシリコン窒化膜はエッチングされずストッパとなる。
【0069】
シリコン窒化膜を高選択ドライエッチングにより取り除く(図23(f))。シリコン窒化膜堆積前にゲート電極上の酸化膜を取り除いた部分はこのときに露出するために、ゲート電極上も導通が取れるようになる。
【0070】
コンタクト穴の部分にタングステンなどの金属を埋め込みプラグとする(図23(g))。
【符号の説明】
【0071】
MC、MC2、MC3、MC4、MC5、MC6、MC7……SRAMメモリセル
TN1、TN2、TN3、TN4……Nチャネル型MOSトランジスタ
TP1、TP2……Pチャネル型MOSトランジスタ
PW1、PW2……Pウエル領域
NW1、NW……Nウエル領域
FG1、FG2、FG3、FG4、FG5、FG6、FG7、FG8、FG……多結晶シリコン配線層
LN1、LN2、LN3、LN4、LP1、LP2……拡散層
SC1、SC2、SC3、SC4、SC5、SC6、SC7、SC8……コンタクト
INV1、INV2……インバータ回路
WD、WD1……ワード線
BL1、BL2、BL3、BL4……ビット線
Vss、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6……接地電位線
Vcc、Vcc1、Vcc2……電源電位線
Vbp……Nウエル領域へ電位を供給する線
Vbn……Pウエル領域へ電位を供給する線
wddrv……ワードドライバ回路
AMP……センスアンプ回路
M11、M12……第1層の金属配線層
GB……グローバルビット線
SGI……フィールド領域
PolySi……多結晶シリコン
SiN……シリコン窒化膜
SiO……シリコン酸化膜
SS……シリサイド層
TEOS……プラズマCVD TEOS膜
W……タングステン
Al……アルミニウム配線層
P+……P型高濃度拡散層。
【特許請求の範囲】
【請求項1】
第1Pウエル領域と、
第2Pウエル領域と、
前記第1Pウエル領域と前記第2Pウエル領域との間の領域に設けられる第1Nウエル領域と、
前記第1Pウエル領域に設けられる第1および第3Nチャネル型MOSトランジスタと、前記第2Pウエル領域に設けられる第2および第4Nチャネル型MOSトランジスタと、前記第1Nウエル領域に設けられる第1および第2Pチャネル型MOSトランジスタとを有するメモリセルと、
第1電位を前記第1Pチャネル型MOSトランジスタのソースおよび前記第2Pチャネル型MOSトランジスタのソースに供給するための第1配線と、
前記第1電位よりも低い第2電位を、前記第1Nチャネル型MOSトランジスタのソースおよび前記第2Nチャネル型MOSトランジスタのソースに供給するための第2配線と、
前記第3Nチャネル型MOSトランジスタのゲートとなる第3配線と、
前記第4Nチャネル型MOSトランジスタのゲートとなる第4配線と、
前記第3Nチャネル型MOSトランジスタのドレインに接続される第1ビット線と、
前記第4Nチャネル型MOSトランジスタのドレインに接続される第2ビット線と、
前記第3配線と第1コンタクトを介して接続され、前記第4配線と第2コンタクトを介して接続されるワード線と、
を有し、
前記第1Nチャネル型MOSトランジスタのゲートおよび前記第1Pチャネル型MOSトランジスタのゲートは、前記第2Pチャネル型MOSトランジスタのドレインに接続され、
前記第2Nチャネル型MOSトランジスタのゲートおよび前記第2Pチャネル型MOSトランジスタのゲートは、前記第1Pチャネル型MOSトランジスタのドレインに接続され、
前記第3Nチャネル型MOSトランジスタのソースは、前記第1Nチャネル型MOSトランジスタのドレインおよび前記第1Pチャネル型MOSトランジスタのドレインに接続され、
前記第4Nチャネル型MOSトランジスタのソースは、前記第2Nチャネル型MOSトランジスタのドレインおよび前記第2Pチャネル型MOSトランジスタのドレインに接続され、
前記第3配線および前記第4配線は、長方形であることを特徴とする半導体集積回路装置。
【請求項1】
第1Pウエル領域と、
第2Pウエル領域と、
前記第1Pウエル領域と前記第2Pウエル領域との間の領域に設けられる第1Nウエル領域と、
前記第1Pウエル領域に設けられる第1および第3Nチャネル型MOSトランジスタと、前記第2Pウエル領域に設けられる第2および第4Nチャネル型MOSトランジスタと、前記第1Nウエル領域に設けられる第1および第2Pチャネル型MOSトランジスタとを有するメモリセルと、
第1電位を前記第1Pチャネル型MOSトランジスタのソースおよび前記第2Pチャネル型MOSトランジスタのソースに供給するための第1配線と、
前記第1電位よりも低い第2電位を、前記第1Nチャネル型MOSトランジスタのソースおよび前記第2Nチャネル型MOSトランジスタのソースに供給するための第2配線と、
前記第3Nチャネル型MOSトランジスタのゲートとなる第3配線と、
前記第4Nチャネル型MOSトランジスタのゲートとなる第4配線と、
前記第3Nチャネル型MOSトランジスタのドレインに接続される第1ビット線と、
前記第4Nチャネル型MOSトランジスタのドレインに接続される第2ビット線と、
前記第3配線と第1コンタクトを介して接続され、前記第4配線と第2コンタクトを介して接続されるワード線と、
を有し、
前記第1Nチャネル型MOSトランジスタのゲートおよび前記第1Pチャネル型MOSトランジスタのゲートは、前記第2Pチャネル型MOSトランジスタのドレインに接続され、
前記第2Nチャネル型MOSトランジスタのゲートおよび前記第2Pチャネル型MOSトランジスタのゲートは、前記第1Pチャネル型MOSトランジスタのドレインに接続され、
前記第3Nチャネル型MOSトランジスタのソースは、前記第1Nチャネル型MOSトランジスタのドレインおよび前記第1Pチャネル型MOSトランジスタのドレインに接続され、
前記第4Nチャネル型MOSトランジスタのソースは、前記第2Nチャネル型MOSトランジスタのドレインおよび前記第2Pチャネル型MOSトランジスタのドレインに接続され、
前記第3配線および前記第4配線は、長方形であることを特徴とする半導体集積回路装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2012−231185(P2012−231185A)
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【出願番号】特願2012−186906(P2012−186906)
【出願日】平成24年8月27日(2012.8.27)
【分割の表示】特願2010−36355(P2010−36355)の分割
【原出願日】平成12年4月27日(2000.4.27)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【出願日】平成24年8月27日(2012.8.27)
【分割の表示】特願2010−36355(P2010−36355)の分割
【原出願日】平成12年4月27日(2000.4.27)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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