【課題】従来に比してヒステリシスの偏り、非対称性が小さく、圧電定数がプラス方向で大きく良好な特性を持ち、正電圧印加（正電界印加状態）でも大きな変位が得られ、正常に駆動させることができ、汎用の駆動ＩＣを用いることができる鉛含有圧電膜、その作製方法、これを用いる圧電素子およびこれを用いる液体吐出装置を提供する。
【解決手段】鉛を含有する圧電膜であり、その膜厚が、３μｍ以上であり、ｄ３１（＋）／ｄ３１（−）＞０．５であり、ｄ３１（＋）＞１００ｐｍ／Ｖであり、好ましくは、圧電膜中の鉛量が１．０３以下である。なお、ｄ３１（＋）およびｄ３１（−）は、それぞれ圧電膜に上部および下部電極を形成して上部電極に正電圧および負電圧を印加した時に測定される圧電膜の圧電定数である。 （もっと読む）

【課題】圧電体におけるヒステリシス特性の２つの抗電界が両方とも正電界側とすることができ、かつ応力を生じさせることなく、膜厚を２μｍ超にすることができ、圧電特性に優れた鉛含有ペロブスカイト型酸化物膜、その作製方法、このような酸化物膜からなる圧電体を用いる圧電素子、およびこれを用いる液体吐出装置を提供する。
【解決手段】鉛含有ペロブスカイト型酸化物膜は、（１００）および／または（００１）配向を主成分とし、かつ鉛を主成分とし、膜厚が、２μｍ超であり、ヒステリシス特性における２つの坑電界が、いずれも正であることにより、または、これに加えさらに、酸化物膜に含有されるカチオンのうちの鉛以外のカチオンに対する鉛のモル比を表す鉛量が、１．０７以上であり、Ｘ線回析のθ／２θ測定において実質的に不純物相を含まない。 （もっと読む）

【課題】均一な結晶性を有する強誘電体膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、プラチナ、パラジウム、ロジウム又はオスミウムである貴金属を含む貴金属膜である第１の導電膜４４を形成する工程と、第１の導電膜上に、膜厚が０．１ｎｍ以上、３ｎｍ以下であり、貴金属の酸化物を含む非晶質の第２の導電膜４５を形成する工程と、スパッタリング法又はゾル・ゲル法により、第２の導電膜上に強誘電体膜５０を直接形成する工程と、熱処理を行うことにより、強誘電体膜を結晶化する工程と、強誘電体膜上に第３の導電膜を形成する工程と、パターニングすることにより、第１の導電膜と第２の導電膜とを含む下部電極と、強誘電体膜を含むキャパシタ誘電体膜と、第３の導電膜を含む上部電極とを有するキャパシタを形成する工程とを有している。 （もっと読む）

【課題】新規な構成及び動作原理の誘電体記憶装置を提供する。
【解決手段】誘電体記憶装置が，第１及び第２の電極と，前記第１及び第２の電極間に挟まれる部分を有する誘電体部材と，前記第１及び第２の電極のいずれかに電流を供給することで，前記誘電体部材の前記部分を加熱する加熱手段と，前記加熱手段によって加熱された前記誘電体部材の前記部分に，前記第１及び第２の電極を介して，書き込み電圧を印加することで，情報を書き込む書込手段と，前記第１及び第２の電極を介して，前記書込手段によって情報が書き込まれた前記誘電体部材の前記部分から情報を読み出す読出手段と，を具備する （もっと読む）

【課題】記憶素子を微細化しても書き込みおよび保持特性に与える影響を可及的に抑制し、かつソフトエラーが生じるのを抑制することを可能にする。
【解決手段】複数の入力信号を受ける入力部１００と、第１のトランジスタを含む抵抗変化型のプログラム可能な第１の記憶回路と、第２のトランジスタを含む抵抗変化型のプログラム可能な第２の記憶回路とが並列に接続された単位プログラマブルセルが複数個、マトリクス状に配置されたプログラマブルセルアレイであって、同一行にある単位プログラマブルセルの第１のトランジスタのそれぞれのゲートが複数の入力信号から一つの選択された入力信号を受けるとともに前記第２のトランジスタのそれぞれのゲートが選択された入力信号の反転信号を受け、同一列の単位プログラマブルセルのそれぞれの第１および第２の記憶回路の出力端子が共通の出力線に接続されているプログラマブルセルアレイ２００と、を備えている。 （もっと読む）

【課題】強誘電体キャパシタへのストレスを抑制し、強誘電体キャパシタの分極特性の劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板の上方に設けられ、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタの周辺を取り囲むように設けられた上部層間絶縁膜ＩＬＤ３，ＩＬＤ４とを備え、強誘電体キャパシタと上部層間絶縁膜との間に間隙５０が設けられている。 （もっと読む）

【課題】メモリセルの特性を損ねることなく、ブロック選択部を微細化してもオフ時のリーク電流が増大しない半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、複数のセルトランジスタのゲートに接続された複数のワード線と、互いに直列に接続されたエンハンスメント型トランジスタおよびデプレーション型トランジスタを含む複数のブロック選択部と、複数のブロック選択部を介して複数のセルブロックの一端に接続された複数のビット線と、複数のセルブロックの他端に接続された複数のプレート線とを備え、エンハンスメント型トランジスタのゲート長は、デプレーション型トランジスタのゲート長よりも長いことを特徴とする。 （もっと読む）

【課題】電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。 （もっと読む）

【課題】抵抗変化素子を微細化する。
【解決手段】抵抗変化メモリは、半導体基板上に形成され、段差部１４ａを有する層間絶縁膜１１と、段差部を含む層間絶縁膜上に形成された下部電極層１５と、下部電極層上に形成された固定層１６と、固定層上に形成された第１の絶縁膜１７と、第１の絶縁膜の一部上に形成された記録層１８と、記録層を覆い、第１の絶縁膜に接する第２の絶縁膜１９と、第２の絶縁膜上に形成された導電層２０と、導電層に接続された配線２３とを具備する。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）