【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】スイッチング素子のソースおよびドレイン間に還流ダイオードが接続された構造を有する炭化珪素半導体装置を一の炭化珪素基板を用いて提供する。
【解決手段】第１層３４は第１導電型を有する。第２層３５は、第１層３４の一部が露出されるように第１層３４上に設けられ、第２導電型を有する。第１〜第３不純物領域は、第２層３５を貫通して第１層３４に達する。第１および第２不純物領域１１、１２の各々は第１導電型を有する。第３不純物領域１３は、第１および第２不純物領域１１、１２の間に配置され、かつ第２導電型を有する。第１〜第３電極Ｓ１、Ｄ１、Ｇ１は、第１〜第３不純物領域１１〜１３のそれぞれの上に設けられている。ショットキー電極ＳＫは、第１層３４の一部の上に設けられ、第１電極Ｓ１に電気的に接続されている。 （もっと読む）

【課題】素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。 （もっと読む）

【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。
【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。 （もっと読む）