【課題】高密度、且つ工程マージンの確保された３次元メモリセルアレイを含む半導体メモリ素子を提供する。
【解決手段】平坦な基板と、基板に対して垂直に形成され且つ各々複数の貯蔵セルを含む複数のメモリストリングからなるメモリストリングアレイと水平方向に互いに重畳した複数のワードラインを含み、ワードラインは各々基板に平行で且つメモリストリングに接続された第１部分及び第１部分から延伸され基板に対して上方に傾斜する第２部分を含み、メモリストリングアレイは複数のワードラインの各々の第１部分の中間部分に配置され、ワードラインの各々に接続されて各々対応する貯蔵セルを形成し、複数のワードラインの第１、第２グループは各々、メモリストリングアレイの第１、第２の側方に配置された第１、第２導電ラインのグループの各々と電気的に接続される。 （もっと読む）

【課題】サイドウォールスペーサの幅が互いに異なる２つのトランジスタを形成するときに、サイドウォールスペーサの幅を十分に異ならせる。
【解決手段】第１絶縁膜１６上にエッチングストッパ膜１９を形成する。次いで第２絶縁膜を第１ゲート電極１３ａによる凹凸が残る厚さに形成する。次いで、エッチングストッパ膜１９をストッパーとした異方性エッチングを行い、第２ゲート電極１３ｂ上に位置する第２絶縁膜を除去し、かつ第１ゲート電極１３ａの第１サイドウォールスペーサ１８ａを形成する。次いで、エッチングストッパ膜１９を除去する。次いで、第１絶縁膜１６を異方性エッチングすることにより、第２ゲート電極１３ｂに第２サイドウォールスペーサを形成し、かつ第１ゲート電極１３ａに、第１サイドウォールスペーサ１８ａの内側に位置する第３サイドウォールスペーサを形成する。 （もっと読む）

【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。
【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】消費電力の少ない抵抗スイッチ素子を提供する。
【解決手段】抵抗スイッチ素子は、下部電極と、前記下部電極上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極と、前記下部電極と前記上部電極との間に、セット電圧を印加することにより、前記誘電体膜の状態を第１の抵抗状態から、より高抵抗の第２の抵抗状態に遷移させるセット電圧源と、を含み、前記誘電体膜は、非ドープまたは深い不純物でドープされたペロブスカイト膜より構成される。 （もっと読む）

【課題】メモリを他の機能回路と同一の基板上に作製した時にも、メモリのための仕様の限定を生じず、生産性を向上し、使用者にとって使いやすく、安価な記憶装置を提供する。
【解決手段】絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含むメモリセルを有し、第２の領域は第１の領域と第３の領域の間に設けられ、第４の領域は第３の領域と第５の領域の間に設けられ、第１の電極は絶縁膜を介して第２の領域と重なって設けられ、第２の電極は絶縁膜を介して第４の領域と重なって設けられ、メモリセルは、書き込み処理時に第１の領域及び第５の領域のうち少なくとも一方の領域と、第１の電極及び第２の電極との間に電圧を印加して第２の領域及び第４の領域のうち少なくとも一方の領域の半導体膜を絶縁状態に変化させる。 （もっと読む）

フィンタイプデバイスシステム及び方法が開示される。特定の実施形態において、表面を有する基板内にトランジスタのゲートを形成する段階と、前記基板内に、第１ＢＯＸ層面において前記ゲートに隣接する埋込酸化物（ＢＯＸ）層を形成する段階と、を含むトランジスタの製造方法が開示される。本方法はまた、レイズドソース−ドレインチャネル（フィン）を形成する段階であって、前記フィンの少なくとも一部が前記基板の表面から延長し、前記フィンが、前記ＢＯＸ層の第２ＢＯＸ層面に隣接する第１フィン面を有する段階を含む。
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【課題】上下部電極間の短絡を防止しながら、高密度記録と動作電流低減を実現する不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】不揮発性メモリ装置は、基板２０と、前記基板２０上に形成された下部電極２１と、前記下部電極２１上に形成された導電性ナノマテリアルを含む抵抗変化層２３と、前記抵抗変化層２３上に形成された上部電極２４と、前記下部電極２１と前記抵抗変化層２３の間に形成された、前記下部電極２１と前記抵抗変化層２３の間の電気的導通を確保する導電材２２ｂを分散させた絶縁性バッファ層２２と、を有する。 （もっと読む）

【課題】アンチヒューズ素子への書き込み時にゲート電極に電流が分散して流れるのを抑制する。
【解決手段】ゲート電極３０２の一端からは引き出し配線２０４を引き出して端子２０２に接続するとともに、ゲート電極３０２の他端からは引き出し配線２０５を引き出して端子２０３に接続し、引き出し配線２０４の長さＬ２は、引き出し配線２０５の長さＬ１と異なるように設定する。 （もっと読む）

【課題】チップ内のメモリプレーン数が増えてもロウデコーダ数の増加を抑える。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１及び第２メモリプレーン１１Ａ，１１Ｂ間に配置され、第１ＮＡＮＤブロックＢＫｉ内の第１ワード線ＷＬ０〜ＷＬｎ及び第３ＮＡＮＤブロックＢＫｉ内の第２ワード線ＷＬ０〜ＷＬｎに共通接続される第１転送トランジスタ１８と、第１メモリプレーン１１Ａの第２メモリプレーン１１Ｂ側とは反対側の第１端に配置され、第２ＮＡＮＤブロックＢＫ（ｉ＋１）内の第３ワード線ＷＬ０〜ＷＬｎに接続される第２転送トランジスタ１８と、第２メモリプレーン１１Ｂの第１メモリプレーン１１Ａ側とは反対側の第２端に配置され、第４ＮＡＮＤブロックＢＫ（ｉ＋１）内の第４ワード線ＷＬ０〜ＷＬｎに接続される第３転送トランジスタ１８とを備える。 （もっと読む）