【課題】本発明は、セット電圧を下げて誤動作を防止することができ、高速動作または低消費電力動作が可能な不揮発性記憶素子および不揮発性記憶装置を提供することを目的とする。
【解決手段】Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、ＣｒおよびＮｂよりなる群から選択された、少なくともいずれか１つの元素を含む酸化物を主成分とする抵抗変化膜２を備え、抵抗変化膜２には、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｖ、Ｔａ、Ｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓ、ＳｅおよびＴｅからなる群から選択される、少なくともいずれか１つの元素が、不純物元素として添加され、不純物元素は、主成分である酸化物を構成するＡｌまたは遷移金属元素より酸化物を生成する標準反応ギブスエネルギーの絶対値が大きいことを特徴とする。 （もっと読む）

【課題】データ消去動作時に、誤書き込みの危険性を抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のビット線ＢＬ、複数のビット線ＢＬに交差する複数のワード線ＷＬ、並びに複数のビット線ＢＬ及びワード線ＷＬの各交差部に配置され、非オーミック素子ＮＯと可変抵抗素子ＶＲとが直列接続された複数のメモリセルＭＣを有するメモリセルアレイと、複数のメモリセルＭＣの一つを選択し、この選択されたメモリセルＭＣのデータ消去のための消去パルスを生成し、この選択されたメモリセルＭＣに消去パルスを供給する制御回路とを備える。制御回路は、非オーミック素子ＮＯの逆バイアス方向に消去パルスによる電圧を印加することによりデータ消去を実行する。 （もっと読む）

【課題】ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。
【解決手段】第１トランジスタ１００は、第１ゲート絶縁膜１１０、第１ゲート電極１２０、及び第１サイドウォール１５０を備えている。第２トランジスタ２００は、第２ゲート絶縁膜２１０、第２ゲート電極２２０、及び第２サイドウォール２５０を備えている。容量素子３００は、第２トランジスタ２００のソース・ドレイン領域２４０の一方に接続している。第１ゲート絶縁膜１１０は第２ゲート絶縁膜２１０と厚さが等しく、第１ゲート電極１２０は第２ゲート電極２２０と厚さが等しい。そして第２サイドウォール２５０の幅は、第１サイドウォール１５０の幅より広い。 （もっと読む）

【課題】膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供する。
【解決手段】アモルファスシリコン層１０５を形成する工程と、シリコン層１０５上にガスを用いて不純物層１０６を吸着させる工程と、不純物層１０６上にアモルファスシリコン層１０７を形成する工程と、シリコン層１０７上に他のガスを用いて不純物層１０８を吸着させる工程と、不純物層１０８上にアモルファスシリコン層１０９を形成する工程と、シリコン層１０９上に下部電極層１５を形成する工程と、下部電極層上に可変抵抗層１１を形成する工程と、可変抵抗層上に上部電極層１６を形成する工程と、上部電極層、可変抵抗層、下部電極層、シリコン層１０９、不純物層１０８、シリコン層１０７、不純物層１０６、及びシリコン層１０５をパターニングして柱状構造を形成する工程と、シリコン層１０９の形成後に熱を加える工程とを含む。 （もっと読む）

【課題】メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないという問題があった。
【解決手段】メモリマクロを備える半導体集積回路装置１であり、スキャンモード制御信号（ＳＭＣ）に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部２２−０〜２２−ｋと、テストモード制御信号（ＴＥＮ）に応じて、入力データ保持部２２−０〜２２−ｋが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部４１−０〜４１−ｋと、を備える。入力データ保持部２２−０〜２２−ｋと、出力データ保持部４１−０〜４１−ｋとは、入力データ保持部２２−０を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。 （もっと読む）

【課題】抵抗変化層と整流層とを含む積層膜を柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑える不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の配線１１が形成された第１の層間絶縁膜１０上に、整流層２１および抵抗変化層２２を含む積層体と絶縁膜２４とを形成し、メモリセル形成位置が開口したパターンを第１の配線１１の形成位置上に二次元的に配置したレジストパターンを形成し、レジストパターンを用いて、絶縁膜２４をエッチングして開口部を形成し、開口部内に導電性材料膜を埋め込んでマスク膜２３を形成し、マスク膜２３をマスクとしてドライエッチング法によって絶縁膜２４、整流層２１および抵抗変化層２２をエッチングしてメモリセルを形成し、メモリセル間に第２の層間絶縁膜を埋め込み、メモリセルの上面と接するように第２の配線を形成する。 （もっと読む）

【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。
【解決手段】第２の層間絶縁膜３０上のメモリセル形成領域Ｒ_M上には、異なる高さに形成され互いに方向が異なるビット線ＢＬとワード線ＷＬの交差位置にマトリックス状に配置された抵抗変化型メモリセルを含むメモリ層が高さ方向に複数積層されたメモリセル部１００が形成され、コンタクト形成領域Ｒ_C上には、第２の配線３５と層間絶縁膜６０上に形成された第３の配線９１とを接続するコンタクトＷＣ，ＢＣが形成され、コンタクトＷＣ，ＢＣは、各メモリ層に対応して形成される同じ開口径のコンタクト形成用溝が深さ方向に連続して接続されるコンタクトホールに導電性材料が埋め込まれる構造を有する。 （もっと読む）

【課題】光照射によって誘電率を変化させることが可能な膜、およびそれを用いた電子デバイスを提供する。
【解決手段】薄膜トランジスタ２０は、ガラス基板２１、ゲート電極２２、ゲート絶縁膜２３、半導体層（活性層）２４、ソース電極２５およびドレイン電極２６を備える。ゲート電極２２、ゲート絶縁膜２３および半導体層２４は、この順序でガラス基板２１上に積層されている。ソース電極２５およびドレイン電極２６は、半導体層２４上に形成されている。ゲート絶縁膜２３は、有機重合体と、その有機重合体中に分散された化合物とを含む溶液を、ガラス基板上に形成されたゲート絶縁膜上にスピンコート法によって塗布した。その化合物は、以下の式（１）で表される化合物および以下の（２）で表される化合物から選ばれる少なくとも１種の化合物である。［化学式（１）および（２）］
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【課題】不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル（MC）を含む。メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。第２配線（DBL）は、第１軸に沿い、第１配線と同じ膜に由来し、第１領域内のみに位置し、複数のメモリセルの第１端と接続され、隣接するメモリセル同士の間で分断されている。第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）