【課題】 耐酸化性能に優れたシリコン窒化膜によってＲｅＲＡＭセルの側壁全面を覆うことによって、製造工程での可変抵抗膜等の酸化を抑制し、ＲｅＲＡＭセルの状態の安定性およびデータ保持性が高い半導体メモリ装置およびその製造方法を提供することを目的とする。
【解決手段】 ＲｅＲＡＭセルは、例えば、導電性材料からなる第１電極１１、多結晶シリコンからなるダイオード１２、導電性材料からなる第２電極１３、遷移金属酸化膜からなる可変抵抗膜１４、および導電性材料からなる第３電極１５から構成されるものとする。また、ＲｅＲＡＭセルの側壁全面に、シリコン窒化膜を主成分とする側壁絶縁膜２０が形成されており、更にその外側にはシリコン酸化膜を主成分とするセル間絶縁膜２１が形成されている。 （もっと読む）

【課題】メモリセルの閾値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、半導体基板表面のウェル上に第１の絶縁膜を介して形成され周囲から絶縁された電荷保持層と、前記電荷保持層との間に第２の絶縁膜を介して設けられた制御ゲートと、を有し、且つ前記電荷保持層に保持された電荷量に応じた閾値電圧に対応して情報が記憶されるメモリセルトランジスタと、前記制御ゲートに印加する電圧、および前記ウェルに印加する電圧を制御することにより、前記メモリセルトランジスタの動作を制御する制御回路と、を備える。 （もっと読む）

【課題】素子特性に優れた不揮発性記憶装置を得ること。
【解決手段】基材上に設けられた金属層１０３上に、ポリシリコンからなる整流素子層１０５、シリサイド層１０６、ナイトライド層からなる第１の電極層１０７、抵抗変化層１０８、第２の電極層１０９をこの順で含む積層膜を形成する工程と、前記第２の電極層１０９から前記整流素子層１０５までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備え、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層１０６の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜１１３を、後退させた前記シリサイド層１０６の側壁部を被覆する条件で形成し、前記シリサイド層１０６の側壁部に前記保護膜１１３を残して前記保護膜１１３を除去する。 （もっと読む）

【課題】消費電力を抑制することにより特性を向上させる不揮発性メモリおよび不揮発性メモリの製造方法を提供する。
【解決手段】第１の配線１０と第２の配線１１とに接続された記憶セル８０ａを備え、前記記憶セル８０ａは、複数の層を有し、前記複数の層は、記憶層である抵抗変化膜２４と、前記記憶層に接し複数のカーボンナノチューブ２３ｃを含むカーボンナノチューブ含有層２３とを有し、カーボンナノチューブ２３ｃが抵抗変化膜２４の電極として機能する。 （もっと読む）

【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】層間接続により生ずるチップ面積の増大を抑制し、コスト削減を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、前記半導体基板上に前記半導体基板と垂直方向にそれぞれ複数層形成された互いに交差する複数の第１及び第２の配線、並びにこれら第１及び第２の配線の各交差部に接続された複数のメモリセルを有するセルアレイブロックと、前記セルアレイブロックの第ｎ層目（ｎは自然数）の第１の配線と前記第ｎ層目の第１の配線以外の第１の配線、前記半導体基板、又は他の金属配線とを接続する前記セルアレイブロックの積層方向に延びる第１のビア配線とを備える。前記第１のビア配線は、前記セルアレイブロックの積層方向と直交する断面が楕円形状であり、この断面の長径方向が前記第１の配線方向に対し垂直であることを特徴とする。 （もっと読む）

【課題】ＳＲＡＭメモリセルをＦＤ−ＳＯＩトランジスタで構成し、駆動トランジスタを構成するＳＯＩトランジスタの埋め込み酸化膜の下の層の電位を制御して、低電源電圧状態でのＳＲＡＭ回路の性能を向上させる。
【解決手段】ＦＤ−ＳＯＩトランジスタを用いて構成されたＳＲＡＭメモリセルにおいて、駆動トランジスタのＢＯＸ層下のウエル電位を制御することでＶｔｈを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。制御回路１５は、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたドレイン選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を導通状態とし、、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたソース選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。 （もっと読む）

【課題】高電圧を支障なく転送可能とした不揮発性半導体記憶装置を提供する。
【解決手段】複数の転送トランジスタＱＮｉは、半導体基板１１上にゲート絶縁膜２０２を介して形成されたゲート電極２０３と、ゲート電極２０３の下方に位置する基板１１の表面に設けられたベース拡散領域２０１ａと、ベース拡散領域２０１ａに隣接して基板１１の表面に形成されたドレイン拡散領域２０１ｂと、ドレイン拡散領域２０１ｂと共にベース拡散領域２０１ａを挟むように基板１１の表面に形成されたソース拡散領域２０１ｃとを備える。ベース拡散領域２０１ａの上部であり且つソース拡散領域２０１ｃの上部である領域ＡＲ６には、転送トランジスタＱＮｉが書込みに用いられる電圧を転送する際にソース拡散領域２０１ｃが空乏化することを防止するための所定電圧を与えられるＭ０配線３０１ｆが形成されている。 （もっと読む）

【課題】動作の安定化に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数の上層配線ＷＬと、複数の下層配線ＢＬと、前記上層配線より太い線幅を有するダミー上層配線ＤＷＬ０と、前記上層配線と前記下層配線との交際位置に配置されるメモリセルＭＣと、前記ダミー上層配線と前記下層配線との交差位置に配置される第１ダミーセルＤＭＣＷと、選択の前記上層配線に第１電圧を印加し、非選択の前記上層配線に第２電圧を印加し、前記ダミー上層配線に第３電圧を印加し、前記第１乃至第３電圧が異なるように独立に制御する制御回路１７とを具備する。 （もっと読む）