【課題】リーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８を含む。制御回路ＡＲ２は、メモリトランジスタＭＴｒ１〜８からデータを読み出す。メモリストリングＭＳは、メモリトランジスタＭＴｒ１〜８のボディとして機能するＵ字状半導体層３４と、Ｕ字状半導体層３４を取り囲むように形成され、電荷を蓄積することによりデータを保持する電荷蓄積層３３ｂと、電荷蓄積層３３ｂを介してＵ字状半導体層３４を取り囲むワード線導電層３１ａ〜３１ｄとを備える。制御回路ＡＲ２は、読み出し動作の際、非選択メモリストリングＭＳの中の少なくとも一つのメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに読み出しパス電圧Ｖｒｅａｄを印加し、別のメモリトランジスタＭＴｒのゲートには接地電位Ｖｓｓを印加する。 （もっと読む）

【課題】基板面垂直方向における微細化に対して有利な半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、基板と、前記基板上に設けられる上層配線ＢＬと、前記基板上に設けられる下層配線ＷＬと、前記上層配線と前記下層配線との交差位置に配置され、ダイオード３４と記憶層３３とを備えるメモリセルＭＣと、前記メモリセル間に設けられる層間絶縁膜３０−２と、前記基板面垂直方向における前記上層配線と前記メモリセルとの間に配置される導電層３９とを具備し、前記上層配線と前記層間絶縁膜の界面の位置（ＢＬＵ）は、前記導電層の上面（３９Ｔ）より低く、前記導電層の下面（３９Ｕ）以上である（３９Ｕ≦ＢＬＵ＜３９Ｔ）。 （もっと読む）

【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。
【解決手段】ビット線ＢＬのいずれかに接続される複数のビット線コンタクトＢＣと、ワード線ＷＬに接続される複数のワード線コンタクトＷＣと、を備え、ビット線コンタクトＢＣとワード線コンタクトＷＣは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部８１〜８３と、高さ方向に隣接するコンタクト部８１〜８３間を接続する接続配線部４１−１，４１−２と、を有し、接続配線部４１−１，４１−２は、ビット線コンタクトＢＣとワード線コンタクトＷＣとで同じ高さのコンタクト層に形成される。 （もっと読む）

【課題】破壊されたダイオードを確実に検出することが可能な不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、ダイオードと抵抗変化素子により構成された複数のメモリセルが行及び列に配置されたメモリセルアレイを有している。メモリセルに対して書き込み動作、消去動作、読み出し動作のうちの１つを実行する少なくとも前又は後にダイオードがテストされる（Ｓ２）。 （もっと読む）

【課題】２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小する。
【解決手段】半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。各メモリセルは、第１のトランジスタＴ１、第２のトランジスタＴ２および抵抗性記憶素子１０から成る。ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、第１のカラムユニットの中央寄りに配置される。 （もっと読む）

【課題】センスアンプ接地電位の変動で発生するノイズによる誤動作を防いだ半導体装置を提供する。
【解決手段】センスアンプに接地電位を供給するための電極パッドであるセンスアンプ接地電位用パッドと、センスアンプ接地電位用パッドに接続された第１の導電線と、パッド列に含まれる複数の電極パッドのうち、センスアンプ接地電位用パッドとの距離が最も近い電極パッドに接続された第２の導電線と、を有し、第２の導電線がパッド列を基準にして第１の導電線とは反対側に延びている構成である。 （もっと読む）

【課題】積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法を提供すること。
【解決手段】本発明は、マトリクス状に配置された柱状の複数のメモリセルＭＣを形成する工程と、直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行なワードライン４７ａ，４７ｃ，４７ｅを形成する工程と、直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつワードラインと同一平面視で交差するビットライン５６ｂ，５６ｄを形成する工程とを含み、ワードラインを形成する工程では、複数のメモリセルのうち同じワードラインまたはビットラインに接触する一群のメモリセルの端部に位置する端部メモリセルＭＣｅ１，ＭＣｅ３と所定間隔を隔てて配置され、メモリセルＭＣと同じ積層構造を有するダミーメモリセルＤＭＣ１，ＤＭＣ２を形成する。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】本発明は、セット電圧を下げて誤動作を防止することができ、高速動作または低消費電力動作が可能な不揮発性記憶素子および不揮発性記憶装置を提供することを目的とする。
【解決手段】Ｈｆ、Ｚｒ、Ｎｉ、Ｔａ、Ｗ、Ｃｏ、Ａｌ、Ｆｅ、Ｍｎ、ＣｒおよびＮｂよりなる群から選択された、少なくともいずれか１つの元素を含む酸化物を主成分とする抵抗変化膜２を備え、抵抗変化膜２には、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｓｃ、Ｙ、Ｌａ、Ｖ、Ｔａ、Ｂ、Ｇａ、Ｉｎ、Ｔｌ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓ、ＳｅおよびＴｅからなる群から選択される、少なくともいずれか１つの元素が、不純物元素として添加され、不純物元素は、主成分である酸化物を構成するＡｌまたは遷移金属元素より酸化物を生成する標準反応ギブスエネルギーの絶対値が大きいことを特徴とする。 （もっと読む）