【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、従来の半導体記憶装置との互換性を確保する。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。これにより、コントローラからは単にアドレス空間が拡大されたように見えるだけであることから、従来の半導体記憶装置と同じインターフェースを用いることが可能となる。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】ゲート絶縁膜内の電子のトラップに対処可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板２０１と、基板の表面に平行な方向に沿って、基板内に交互に形成された第１の素子分離領域と第１の活性領域とを含む領域であり、第１の活性領域上にセルトランジスタが形成されているセル部２２１と、基板内に形成された第２の活性領域を含む領域であるダミー部２２２と、第１の活性領域上に形成されたコンタクトプラグ２３１と、第２の活性領域上に形成されたダミーコンタクトプラグ２３２とを備え、当該半導体記憶装置内のメモリセルに対する書き込み時又は消去時に、ダミーコンタクトプラグに電圧を印加する。 （もっと読む）

【課題】相変化素子に対する動作マージンを向上させる。
【解決手段】例えば、相変化素子を結晶状態にするセット動作（ＳＥＴ）の際に、相変化素子に対して、始めに素子を溶融するために必要な電圧Ｖｒｅｓｅｔのパルスを印加後、続けて、Ｖｒｅｓｅｔよりも低く素子を結晶化するために必要な電圧Ｖｓｅｔのパルスを印加する。そして、この電圧Ｖｓｅｔの大きさを外気の温度に依存して変化させ、高温（ＴＨ）になる程電圧Ｖｓｅｔの大きさが小さくなるようにする。これによって、セット動作と、素子をアモルファス状態にするリセット動作（ＲＥＳＥＴ）との間の書き込み動作マージンが向上する。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。これにより、Ｉ／Ｏ構成の変更に伴うページ構成の切り替えを不要とすることが可能となる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置においてリフレッシュ動作時におけるピーク電流を低減する。
【解決手段】予め互いに異なるチップ情報ＬＩＤが付与される複数のコアチップＣＣ０〜ＣＣ７を備え、内部リフレッシュコマンドＲＥＦａを互いにタイミングの異なる複数のリフレッシュコマンドＲＥＦｂに分割し、分割されたリフレッシュコマンドＲＥＦｂのカウント値Ｃ２とチップ情報ＬＩＤの少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行される。これにより、複数のコアチップＣＣ０〜ＣＣ７に内部リフレッシュコマンドＲＥＦｂが共通に供給される場合であっても、各コアチップにおけるリフレッシュ動作のタイミングをずらすことが可能となる。これにより、リフレッシュ動作時におけるピーク電流を低減することが可能となる。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】 製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供する。
【解決手段】
半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、
抵抗素子１０は、抵抗体３０と、抵抗体３０上の前記抵抗体両端部に形成された絶縁膜３１と、第１絶縁膜３１上に形成され、第１絶縁膜に形成された開口部を介して抵抗体３０と接続されたポリシリコン電極層３７と、ポリシリコン電極層３７に電気的に接続されたコンタクトプラグＣＰ３、ＣＰ４と、抵抗体３０上の第１絶縁膜３１の間の領域に形成された絶縁膜３２と、絶縁膜３２上に形成されたポリシリコン電極層３８と、ポリシリコン電極層３８に電気的に接続されたコンタクトプラグＣＰ５と、を有することを特徴とする不揮発性半導体記憶装置。 （もっと読む）

【課題】 プラズマＣＶＤ法により良質な結晶性珪素膜を高い成膜レートで成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成するプラズマＣＶＤ装置を用い、式Ｓｉ_ｎＨ_２ｎ＋２（ここで、ｎは２以上の数を意味する）で表される珪素化合物を含む成膜ガスを前記マイクロ波により励起してプラズマを生成させ、該プラズマを用いてプラズマＣＶＤを行うことにより被処理体の表面に結晶性珪素膜を堆積させる。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）