【課題】ダイナミック放電読み出しでセンスタイミングのずれを是正する。
【解決手段】センスアンプ７Ｂは、メモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位を参照電位Ｖｒと比較して情報を読み出す。セット容量スイッチ１８Ｓ、リセット容量スイッチ１８Ｒおよび追加容量Ｃｏｆｆｓｅｔとその制御手段によって、センスノード（電位Ｖｏ）の負荷容量、または、センスノードと参照電位Ｖｒを入力する参照ノードの負荷容量との両方を、メモリセル抵抗Ｒｃｅｌｌの読み出す情報の論理（通常読み出し、書き込みまたは消去のヴェリファイ読み出しの相違）に応じて変化させる。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ボロンドープドシリコン層７２を堆積させ、その上面にシリコン窒化層７８を形成し、ノンドープドシリコン層７３を堆積させ、その上面にシリコン窒化層７９を形成する工程を繰り返すことにより、シリコン基板１１上に積層体２０を形成する。次に、積層体２０に貫通ホール３０ａを形成し、その内部に犠牲材を埋め込み、積層体２０にＸ方向に延びるスリット７４を形成する。次に、スリット７４内にエッチング水溶液を導入することにより、ノンドープドシリコン層７３をウェットエッチングして除去する。次に、エッチング水溶液を除去し、ボロンドープドシリコン層７２間及びスリット７４内に絶縁材料を埋め込む。次に、貫通ホール内から犠牲材を除去し、内面上に電荷蓄積膜を形成し、内部にシリコンピラーを形成する。 （もっと読む）

【課題】相変化メモリの書き換え電流を低減する技術を提供する。
【解決手段】相変化メモリの抵抗素子Ｒは、下部電極１２１、圧電材料層１２２、バリア層１２３、記憶層１２４および上部電極１２５の積層構造で構成されている。メモリセルＭＣの動作時に、圧電材料層１２２の電歪効果を利用して相変化材料（記憶層１２４）に圧縮応力を印加することにより、相変化材料の最高到達温度（相からα相への相変化温度）を下げ、書き換え電流を低減する。 （もっと読む）

【課題】ダイナミック放電読み出しで誤動作防止のためにセンスタイミングの適正制御を自動で行う。
【解決手段】センスアンプ７は、メモリセルＭＣ内のメモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位（Ｖｏ）を参照電位（／Ｖｏ）と比較することにより、記憶情報を検出する。レプリカ回路として、レプリカセンスアンプと、レプリカセルＲｅｐＣ（レプリカ抵抗Ｒｒｅｐ）が設けられている。レプリカ抵抗Ｒｒｅｐは、記憶素子としてのメモリセル抵抗Ｒｃｅｌｌを模したレプリカ素子である。レプリカセンスアンプ７Ｐは、レプリカ素子の放電速度に応じてセンスアンプ７のセンスタイミングを制御する。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
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【課題】本発明は、安価な半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、相変化メモリと、電磁波を交流の電気信号に変換するアンテナと、アンテナから供給される交流の電気信号を基に電源電位を生成し、生成した電源電位を相変化メモリに供給する電源回路を有する。相変化メモリは、第１の方向に延在するビット線、第１の方向と垂直な第２の方向に延在するワード線及びビット線とワード線の間に設けられた相変化層を有する。 （もっと読む）

【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。
【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。 （もっと読む）

【課題】データが書き込まれていない状態（製造直後の状態）で、データ読み出し時の出力論理が不定とならない不揮発性メモリセルを提供する。
【解決手段】半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルＣＥＬとして、第１トランジスタＮ１と、第１トランジスタＮ１よりもオン電流の高い第２トランジスタＮ２と、を一対としたトランジスタペアを集積化して成り、前記メモリセルは、第２トランジスタＮ２のオン電流が第１トランジスタＮ１のオン電流よりも高い状態をデータ「０」の記憶状態とし、逆に第２トランジスタＮ２のオン電流が第１トランジスタＮ１のオン電流よりも低い状態をデータ「１」の記憶状態とする。 （もっと読む）

【課題】スプリットゲート型メモリセルを有する半導体装置の信頼性を向上させる。主要な目的の１つは、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止する技術を提供することにある。他の主要な目的は、メモリゲート電極と制御ゲート電極との間の絶縁耐性を保持する技術を提供することにある。
【解決手段】制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜１１が形成されており、メモリゲート電極１０は、この側壁絶縁膜１１と積層ゲート絶縁膜９とによって制御ゲート電極８と電気的に分離されている。 （もっと読む）