半導体装置およびその製造方法
【課題】スプリットゲート型メモリセルを有する半導体装置の信頼性を向上させる。主要な目的の1つは、制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層との接触による短絡不良を防止する技術を提供することにある。他の主要な目的は、メモリゲート電極と制御ゲート電極との間の絶縁耐性を保持する技術を提供することにある。
【解決手段】制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜11が形成されており、メモリゲート電極10は、この側壁絶縁膜11と積層ゲート絶縁膜9とによって制御ゲート電極8と電気的に分離されている。
【解決手段】制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、酸化シリコン膜や窒化シリコン膜などからなる側壁絶縁膜11が形成されており、メモリゲート電極10は、この側壁絶縁膜11と積層ゲート絶縁膜9とによって制御ゲート電極8と電気的に分離されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート型メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置として、例えば電気的に書き込み・消去が可能な不揮発性半導体記憶素子を有する半導体装置が知られている。また、不揮発性半導体記憶素子のメモリセル構造として、例えば選択 MIS(Metal Insulator Semiconductor)トランジスタとメモリMISトランジスタとを直列に接続したスプリットゲート型メモリセルが知られている。
【0003】
上記スプリットゲート型メモリセルのうち、特に、選択MISトランジスタのゲート電極(以下、制御ゲート電極という)の側壁に自己整合技術を利用してメモリMISトランジスタのゲート電極(以下、メモリゲート電極という)を配置したメモリセル構造は、メモリゲート電極のゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている。
【0004】
また、上記スプリットゲート型メモリセルを構成する2種類のMISトランジスタのうち、メモリMISトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として2種類ある。1つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式であり、もう1つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるMONOS(Metal Oxide Nitride Oxide Semiconductor)方式である。
【0005】
上記した2種類の電荷保持方式のいずれにおいても、電荷を蓄積する絶縁膜(窒化シリコン膜)と半導体基板との間には、電位障壁膜として絶縁性に優れた酸化シリコン膜が挿入される。例えばMONOS方式では、電荷保持膜を2層の酸化シリコン膜で挟み込んだONO膜と呼ばれる3層の積層絶縁膜が使用される。フローティングゲート方式では、この電位障壁膜に局所的なリークパスが発生した場合、電荷保持膜中の電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、MONOS方式は、電荷保持膜中で離散的なトラップ準位に蓄積され、電荷が空間的に離散化されて保持されているために、リークパス周囲の電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
【0006】
スプリットゲート型メモリセルを有する半導体装置については、例えば特許文献1〜4などに記載がある。
【0007】
特許文献1(特開2008−159650号公報)は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化したメモリセルにおいて、メモリゲート電極とONO膜との間の上部を電気絶縁層で被覆する構造を開示している。この構造によれば、メモリゲート電極の上部と制御ゲート電極の上部との距離がONO膜の膜厚に相当する距離よりも長くなるので、メモリセルを微細化しても、ゲート電極をシリサイド化する際に用いた金属層の残渣に起因するゲート電極同士の短絡が起こり難くなる。
【0008】
特許文献2(特開2008−294088号公報)は、メモリゲート電極と制御ゲート電極との間に介在するONO膜を、通常のONO膜(2層の酸化シリコン膜とその間に介在する窒化シリコン膜)の上部に絶縁膜(例えば膜厚5〜20nmの窒化シリコン膜)を積層した4層膜で構成する構造を開示している。この構造によれば、メモリゲート電極用多結晶シリコン膜のエッチング時に上記絶縁膜がエッチングストッパ層として機能し、ONO膜の損傷が防止されるので、メモリセルの電荷保持特性の劣化を回避することができる。
【0009】
特許文献3(特開2007−109800号公報)は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化する際に、メモリゲート電極をONO膜よりも低く形成し、メモリゲート電極上部のONO膜側面に側壁絶縁膜(サイドウォールスペーサ)を形成することによって、ゲート電極同士の短絡を防止する技術を開示している。
【0010】
特許文献4(特開2007−258497号公報)は、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成し、メモリゲート電極の上部と制御ゲート電極との距離を制御ゲート電極と半導体基板との距離よりも長くすることによって、ゲート電極同士の短絡を回避する技術を開示している。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2008−159650号公報
【特許文献2】特開2008−294088号公報
【特許文献3】特開2007−109800号公報
【特許文献4】特開2007−258497号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
前述したスプリットゲート型メモリセルは、制御ゲート電極の一方の側壁に電荷保持膜を2層の電位障壁膜で挟んだ積層ゲート絶縁膜を介してサイドウォール状のメモリゲート電極を配置した構造にすることにより、メモリセルの微細化を実現している。しかし、微細化に伴って、制御ゲート電極とメモリゲート電極との間の距離が近接することになる。そして、制御ゲート電極とメモリゲート電極とは、ポリシリコン膜から形成されているが、どちらも低抵抗化を図るため、制御ゲート電極の表面およびメモリゲート電極の表面にシリサイド層を形成している。この場合、制御ゲート電極の表面と、メモリゲート電極の表面は、積層ゲート絶縁膜分だけしか離れていないため、制御ゲート電極に形成されるシリサイド層と、メモリゲート電極に形成されるシリサイド層が接触して、制御ゲート電極とメモリゲート電極が短絡してしまう恐れがある。
【0013】
その対策として、例えば前記特許文献4では、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成することによって、2つのゲート電極の上部の実効的な距離を長くしている。しかし、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成するためには、半導体基板を高温で熱処理する工程が必要となる。そのため、この方法では、半導体基板の熱処理時に半導体基板中の不純物の再拡散が生じ、特に微細なメモリセルでは、動作特性がばらつき易くなるという問題がある。
【0014】
また、他の課題として、メモリゲート電極の上部と制御ゲート電極の上部との間に形成された積層ゲート絶縁膜が、ソース・ドレイン領域を形成する際のイオン注入等によりダメージを受けるため、メモリゲート電極と制御ゲート電極の間の絶縁耐性が劣化する恐れがある。
【0015】
本実施の形態の目的は、半導体装置の信頼性を向上させることである。以下に本実施の形態に記載される目的のうち、主要なものを例示する。
【0016】
本実施の形態の主要な目的の1つは、スプリットゲート型メモリセルを有する半導体装置において、スプリットゲート型メモリセルの制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層の接触による短絡不良を防止する技術を提供することにある。
【0017】
本実施の形態の他の主要な目的は、スプリットゲート型メモリセルを有する半導体装置において、メモリゲート電極と制御ゲート電極の間の絶縁耐性を保持する技術を提供することにある。
【0018】
本実施の形態の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0020】
(1)本実施の形態の好ましい一態様である半導体装置は、メモリセルを有する半導体装置であって、前記メモリセルは、半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜の積層構造となる第2ゲート絶縁膜と、前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域とを含み、前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成されている。また、前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、側壁絶縁膜が形成されており、前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【0021】
(2)本実施の形態の好ましい一態様である半導体装置の製造方法は、上記(1)の構成を有する半導体装置を製造する方法であって、以下の工程(a)〜(k)を含むものである。
(a)前記半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【発明の効果】
【0022】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【0023】
本実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0024】
【図1】本発明の実施の形態1である半導体装置のメモリアレイを示す要部平面図である。
【図2】図1のA−A線に沿った要部拡大断面図である。
【図3】図2のメモリセルを示す要部拡大断面図である。
【図4】本発明の実施の形態1である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図5】図4に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図6】図5に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図7】図6に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図8】図7に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図9】図8に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図10】図8に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図11】図9に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図12】図10に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図13】図10に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図14】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図15】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図16】図12に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図17】図16に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図18】図17に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図19】図18に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図20】図18に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図21】図19に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図22】図21に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図23】図22に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図24】図23に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図25】図23に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図26】図24に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図27】図24に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図28】図26に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図29】図26に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図30】図28に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図31】図28に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図32】図30に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図33】図30に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図34】図32に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図35】図32に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図36】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図37】本発明の実施の形態2である半導体装置のメモリセルを示す要部拡大断面図である。
【図38】図37のメモリセルをさらに拡大して示す断面図である。
【図39】本発明の実施の形態2である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図40】図39に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図41】図40に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図42】図41に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図43】図42に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図44】図43に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図45】図43に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図46】図44に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図47】図44に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図48】図46に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図49】図48に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図50】図49に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図51】図50に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図52】図51に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図53】図52に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図54】図53に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図55】図54に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図56】図55に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図57】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【発明を実施するための形態】
【0025】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【0026】
(実施の形態1)
図1は、本実施の形態である半導体装置のメモリアレイを示す要部平面図、図2は、図1のA−A線に沿った断面図、図3は、図2におけるメモリセルを示す要部拡大断面図である。
【0027】
本実施の形態の半導体装置は、メモリセルとしてスプリットゲート型メモリセルを有しており、図2は、シリコン基板のメモリアレイに形成された複数のメモリセルのうち、ビット線(BL)の延在方向に隣接する2個のメモリセル(MC1、MC2)を示している。
【0028】
メモリセル(MC1、MC2)のそれぞれは、例えばp型の単結晶シリコン基板1(以下、単に基板という)のp型ウエル4に形成された1個の選択MISトランジスタと1個のメモリMISトランジスタとで構成されている。
【0029】
選択MISトランジスタは、p型ウエル4の表面に形成されたゲート絶縁膜(第1ゲート絶縁膜)7と、このゲート絶縁膜7上に形成された制御ゲート電極8を備えている。選択MISトランジスタのゲート絶縁膜7は、例えば酸化シリコン膜からなり、制御ゲート電極8は、リン(P)がドープされたn型多結晶シリコン膜からなる。
【0030】
メモリMISトランジスタは、一部が上記制御ゲート電極8の一方の側壁に形成され、他部がp型ウエル4の表面に形成された断面L字状の積層ゲート絶縁膜9と、制御ゲート電極8の一方の側壁に形成され、積層ゲート絶縁膜9を介して制御ゲート電極8およびp型ウエル4と電気的に分離されたメモリゲート電極10を備えている。
【0031】
メモリMISトランジスタの積層ゲート絶縁膜9は、第1電位障壁膜9a、第2電位障壁膜9c、およびそれらの間に形成された電荷保持膜9bとからなる。第1電位障壁膜9aおよび第2電位障壁膜9cは、例えば酸化シリコン膜から形成されており、メモリゲート電極10と基板1との間に形成されるゲート絶縁膜として機能する。
【0032】
この酸化シリコン膜からなる電位障壁膜(9a、9c)は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、基板1から第1電位障壁膜9aを介して電荷保持膜9bに電子を注入したり、電荷保持膜9bに正孔を注入したりして情報の記憶や消去を行なうため、第1電位障壁膜9aは、トンネル絶縁膜として機能する。この第1電位障壁膜9a上に形成されている電荷保持膜9bは、電荷を保持する機能を有している。具体的に、本実施の形態では、電荷保持膜9bを窒化シリコン膜から形成している。
【0033】
メモリゲート電極10はn型多結晶シリコン膜からなる。図示は省略するが、制御ゲート電極8は選択ゲート線に接続されており、メモリゲート電極10はワード線に接続されている。
【0034】
制御ゲート電極8の近傍のp型ウエル4には、2個のメモリセル(MC1、MC2)に共通のドレイン領域として機能するn+型半導体領域17dが形成されている。このn+型半導体領域17dは、ビット線BLに接続されている。ビット線BLは、メモリセル(MC1、MC2)を覆う層間絶縁膜23上に形成されており、層間絶縁膜23およびその下層の絶縁膜22に形成されたコンタクトホール24内のプラグ31を介してn+型半導体領域17dと電気的に接続されている。ビット線BLは、例えばCu(銅)を主体とする金属膜からなり、プラグ31は、例えばW(タングステン)を主体とする金属膜からなる。また、層間絶縁膜23は、絶縁膜として、例えば酸化シリコン膜からなり、その下層の絶縁膜22は、絶縁膜として、例えば窒化シリコン膜からなる。
【0035】
メモリゲート電極10の近傍のp型ウエル4には、メモリセルのソース領域として機能するn+型半導体領域17sが形成されている。このn+型半導体領域17sは、共通ソース線SLに接続されている。図1に示す共通ソース線SLは、p型ウエル4に形成されたn+型半導体領域17sで構成されており、ソース領域と一体に形成されている。
【0036】
n+型半導体領域(ドレイン領域)17dに隣接した領域のp型ウエル4には、n+型半導体領域17dよりも不純物濃度が低いn−型半導体領域13dが形成されている。n−型半導体領域13dは、n+型半導体領域17dの端部の高電界を緩和し、選択MISトランジスタをLDD(Lightly Doped Drain)構造にするためのエクステンション領域である。また、n+型半導体領域(ソース領域)17sに隣接した領域のp型ウエル4には、n+型半導体領域17sよりも不純物濃度が低いn−型半導体領域13sが形成されている。n−型半導体領域13sは、n+型半導体領域17sの端部の高電界を緩和し、メモリMISトランジスタをLDD構造にするためのエクステンション領域である。
【0037】
制御ゲート電極8、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれの表面には、シリサイド層として、例えばCo(コバルト)シリサイド層18が形成されている。Coシリサイド層18は、制御ゲート電極8、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれを低抵抗化し、メモリセル(MC1、MC2)を高速で動作させるために形成されている。シリサイド層としてCoシリサイド層18以外に、ニッケル(Ni)シリサイド層、プラチナ(Pt)を含むニッケルシリサイド層、チタン(Ti)シリサイド層などで構成してもよいのは勿論である。
【0038】
図3に示すように、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜11が形成されている。すなわち、制御ゲート電極8とメモリゲート電極10は、この側壁絶縁膜11と積層ゲート絶縁膜9によって互いに電気的に分離されている。
【0039】
このように、本実施の形態のメモリセル(MC1、MC2)は、制御ゲート電極8の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を設けている。これにより、メモリセルサイズが微細化されるに伴って、積層ゲート絶縁膜9の膜厚が薄くなり、制御ゲート電極8とメモリゲート電極10との距離が接近した場合においても、制御ゲート電極8とメモリゲート電極10の表面に形成されるCoシリサイド層18の距離が離れるため、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡を確実に回避することができるという第1の効果を有する。
【0040】
制御ゲート電極8のもう一方の側壁およびメモリゲート電極10の一方の側壁(側壁絶縁膜11と接している側壁とは反対側の側壁)には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜12が形成されている。これらの側壁絶縁膜12は、制御ゲート電極8とn+型半導体領域17d、メモリゲート電極10とn+型半導体領域17sをそれぞれ所定の距離だけ離間させるために形成されている。
【0041】
以下では、具体的に、制御ゲート電極8とメモリゲート電極10の間に形成される側壁絶縁膜11の条件を考える。図3に示すように、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとする。このとき、a>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。すなわち、電荷保持膜9bとメモリゲート電極10との間に形成される酸化膜の膜厚を、メモリゲート電極10の下側における電荷保持膜9bとメモリゲート電極10との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが90nmの半導体装置の場合、a=5〜10nm程度とする。また、第2電位障壁膜9cの膜厚は3〜5nm程度である。これにより、制御ゲート電極8とメモリゲート電極10の間の距離が長くなるため、制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されるCoシリサイド層18間の距離も長くなり、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡を確実に回避することができる。
【0042】
図3においては、膜厚aが、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11下部における膜厚との和として図示しているが、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡防止という観点から考えると、制御ゲート電極8の表面に形成されたCoシリサイド層18とメモリゲート電極10の表面に形成されたCoシリサイド層18との間においても、a>bの関係が成立することが望ましいといえる。この場合、膜厚aは、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11上部における膜厚との和となる。言い換えれば、制御ゲート電極8とメモリゲート電極10との間の領域における電荷保持膜9bと第2電位障壁膜9cとの界面からCoシリサイド層18への最短距離が、基板1とメモリゲート電極10との間の領域における電荷保持膜9bと第2電位障壁膜9cとの界面からメモリゲート電極10への距離よりも大きくなるように形成している。
【0043】
次に、上記メモリセル(MC1、MC2)の動作を簡単に説明する。ここでは、電荷保持膜9bへの電子の注入を「書き込み」、電荷保持膜9bへの正孔(ホール)の注入を「消去」と定義する。
【0044】
まず、書き込み動作は、いわゆるソースサイド注入方式(ソースサイドインジェクション方式)と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み時には、例えばn+型半導体領域(ソース領域)17sに印加する電圧を5V、メモリゲート電極10に印加する電圧を10V、制御ゲート電極8に印加する電圧を1Vとする。n+型半導体領域17dに印加する電圧は、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧は、チャネル電流の設定値と制御ゲート電極8を有する選択トランジスタのしきい値電圧とによって決まり、例えば0.5V程度となる。p型ウエル4(基板1)に印加される電圧は0Vである。メモリゲート電極10に基板1よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート電極10下のチャネルをオン状態にする。ここで、制御ゲート電極8の電位をしきい値電圧よりも高い値とすることでオン状態にする。
【0045】
上述したように、n+型半導体領域17sに印加する電圧とn+型半導体領域17dに印加する電圧との間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子(エレクトロン)が流れる。このとき、制御ゲート電極8とメモリゲート電極10との境界付近のチャネル領域で、チャネルを流れる電子が加速されてホットエレクトロンになる。そして、メモリゲート電極10に印加した正電圧による垂直方向電界で、メモリゲート電極10下の電荷保持膜9b中にホットエレクトロンが注入される。その結果、電荷保持膜9b中に電子が蓄積されてメモリMISトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【0046】
消去動作は、例えば、バンド間トンネル現象を使用したBTBT(Band to Band Tunnel)消去で行なわれる。BTBT消去時には、例えば、メモリゲート電極10に印加する電圧を−6V、n+型半導体領域17sに印加する電圧を6V、制御ゲート電極8に印加する電圧を0Vとし、n+型半導体領域17dはオープンとする。、n+型半導体領域17sの端部で強反転が生じるようにすることで、バンド間トンネル現象により正孔が生成される。n+型半導体領域(ソース領域)17sに印加されている高電圧によって生成された正孔が加速されてホットホールとなる。発生したホットホールが、メモリゲート電極10のバイアスにより引かれて電荷保持膜9b中に注入されることで、メモリMISトランジスタのしきい値電圧が低下し、消去動作が行なわれる。
【0047】
読み出し時には、例えば制御ゲート電極8に印加する電圧を1.5V、n+型半導体領域17dに印加する電圧を1V、n+型半導体領域17sに印加する電圧を0V、メモリゲート電極10に印加する電圧を0Vとし、制御ゲート電極8下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート電極10のしきい値電圧差を判別できる適当なメモリゲート電位、(すなわち、書き込み状態のしきい値電圧と消去状態のしきい値電圧との中間電位)を与えると、保持していた電荷情報を電流として読み出す。メモリセルが書き込み状態にあり、しきい値電圧が高い場合には、メモリセルに電流が流れず、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。
【0048】
ここで、例えば、書き込み動作を例にとると、スプリットゲート型メモリセルの制御ゲート電極8には1Vの電圧が印加され、メモリゲート電極10には10Vの電圧が印加される。つまり、制御ゲート電極8とメモリゲート電極10の電位差が大きくなる。このとき、スプリットゲート型メモリセルでは、制御ゲート電極8の側壁にメモリゲート電極10が形成されており、制御ゲート電極8とメモリゲート電極10とは近接することになる。従って、制御ゲート電極8とメモリゲート電極10との間に発生する電界強度が大きくなる。この結果、制御ゲート電極8とメモリゲート電極10の間に形成されている積層ゲート絶縁膜9(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)に印加される電界強度が大きくなり、この積層ゲート絶縁膜9を介して制御ゲート電極8とメモリゲート電極10間を流れるリーク電流が増加することになる。
【0049】
リーク電流が増加すると、メモリ全体の消費電力が大きくなると共に、正常な動作を確保することができなくなる恐れが生じる。つまり、スプリットゲート型メモリセルでは、制御ゲート電極8の側壁にメモリゲート電極10を形成することにより微細化を進めることができるが、一方で、制御ゲート電極8とメモリゲート電極10とが近接することになるため、書き込み時のように、制御ゲート電極8とメモリゲート電極10の間に大きな電位差が発生する場合、積層ゲート絶縁膜9にかかる電界強度が増大し、積層ゲート絶縁膜9を介して制御ゲート電極8とメモリゲート電極10との間に生じるリーク電流が増加することになる。
【0050】
しかし、本実施の形態におけるスプリットゲート型メモリセルでは、制御ゲート電極8とメモリゲート電極10との間に、積層ゲート絶縁膜9に加えて側壁絶縁膜11が形成されているため、制御ゲート電極8とメモリゲート電極10との間の距離が大きくなっている。電界強度は、制御ゲート電極8とメモリゲート電極10との間の距離が大きくなればなるほど小さくなるので、側壁絶縁膜11が形成されることにより電界強度が緩和され、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができるという第2の効果も有する。
【0051】
次に、図4〜図35を参照しながら、上記メモリセル(MC1、MC2)を有する半導体装置の製造方法を工程順に説明する。この半導体装置は、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型MISFETで構成される周辺回路と、高耐圧相補型MISFETで構成される周辺回路とからなる。低耐圧相補型MISFETのゲート電極またはドレイン領域には、例えば3.3Vの第1の電源電圧が印加され、高耐圧相補型MISFETのゲート電極またはドレイン領域には、第1の電源電圧よりも高い、例えば5.0Vの第2の電源電圧が印加される。
【0052】
低耐圧相補型MISFETで構成される周辺回路は、例えばCPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダなどであり、高耐圧相補型MISFETで構成される周辺回路は、例えば入出力回路である。従って、図にはメモリアレイ領域の他に、周辺回路領域として、低耐圧MISFET形成領域および高耐圧MISFET形成領域を示す。また、メモリアレイ領域と周辺回路領域との間に位置するシャント領域は、制御ゲート電極8およびメモリゲート電極10のそれぞれを上層の配線と接続する領域である。なお、ここで説明する製造方法は、本発明の好ましい一態様を示すものであり、これによって本発明が限定されるものではない。
【0053】
まず、図4に示すように、基板1の主面に素子分離部(STI:Shallow Trench Isolation)2を形成する。素子分離部2を形成するには、例えば窒化シリコン膜をマスクに用いたドライエッチングで基板1に溝を形成し、続いて基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去し、溝の内部に酸化シリコン膜を残せばよい。
【0054】
次に、図5に示すように、メモリアレイ領域の基板1にB(ホウ素)をイオン注入してp型ウエル4を形成する。また、周辺回路領域のうち、nチャネル型MISFETを形成する領域の基板1にBをイオン注入してp型ウエル4を形成し、pチャネル型MISFETを形成する領域の基板1にP(リン)をイオン注入してn型ウエル5を形成する。
【0055】
次に、図6に示すように、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜6を形成する。また、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜7を形成する。ゲート絶縁膜6は、高耐圧MISFETの耐圧を確保するために、ゲート絶縁膜7よりも厚い膜厚で形成する。
【0056】
膜厚の異なる2種類のゲート絶縁膜6、7を形成するには、まず基板1の表面全体を熱酸化して酸化シリコン膜を形成し、次に、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面にこの酸化シリコン膜を残し、他の領域の酸化シリコン膜をエッチングで除去する。続いて、基板1の表面全体をもう一度熱酸化し、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面にゲート絶縁膜7を形成する。このとき、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に残った酸化シリコン膜は、その膜厚が増加し、ゲート絶縁膜7よりも厚いゲート絶縁膜6となる。
【0057】
ただし、ゲート絶縁膜7は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えばゲート絶縁膜7を酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜7と基板1との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。従って、ゲート絶縁膜7のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜7に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が基板1側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、基板1をNO、NO2またはNH3といった窒素を含む雰囲気中で熱処理すればよい。また、基板1の表面に酸化シリコン膜からなるゲート絶縁膜7を形成した後、窒素を含む雰囲気中で基板1を熱処理し、ゲート絶縁膜7と基板1との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【0058】
また、ゲート絶縁膜7は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜7として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜7の膜厚について、極薄化が要求されるようになってきている。このように、薄い酸化シリコン膜をゲート絶縁膜7として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【0059】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜を使用すれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜より誘電率の高い膜であるが、本実施の形態では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【0060】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム(Hf)酸化物の一つである酸化ハフニウム(HfO2)膜が使用されるが、酸化ハフニウム膜に代えて、HfAlO膜(ハフニウムアルミネート膜)、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【0061】
次に、図7に示すように、基板1上にCVD法でノンドープ多結晶シリコン膜(またはノンドープアモルファスシリコン膜)8aを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜8aをフォトレジスト膜40で覆い、メモリアレイ領域およびシャント領域のノンドープ多結晶シリコン膜8aにPをイオン注入してn型多結晶シリコン膜8nとする。
【0062】
次に、フォトレジスト膜40を除去した後、図8に示すように、フォトレジスト膜41をマスクにしてメモリアレイ領域およびシャント領域のn型多結晶シリコン膜8nをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極8を形成し、シャント領域に、制御ゲート電極8に電位を供給する配線8sを形成する。シャント領域に形成された配線8sは、図示しない領域でメモリアレイ領域の制御ゲート電極8と電気的に接続されている。
【0063】
次に、フォトレジスト膜41を除去した後、図9および図10に示すように、基板1の表面全体に絶縁膜として、例えば酸化シリコン膜からなる第1電位障壁膜9a、窒化シリコン膜からなる電荷保持膜9b、および酸化シリコン膜からなる第2電位障壁膜9cの3層膜で構成された積層ゲート絶縁膜9を形成する。このとき、第1電位障壁膜9aの酸化シリコン膜は、熱酸化法、CVD法または両者を併用して堆積し、電荷保持膜9bの窒化シリコン膜はCVD法で堆積する。また、第2電位障壁膜9cの酸化シリコン膜は、電荷保持膜9bの窒化シリコン膜の表面を酸化することによって形成する。電荷保持膜9bである窒化シリコン膜の表面の酸化は、例えばISSG(In Situ Steam Generation)酸化法を用いて行う。なお、第1電位障壁膜9aの膜厚は3〜5nm程度であり、電荷保持膜9bの膜厚は8〜10nm程度であり、第2電位障壁膜9cの膜厚は3〜5nm程度である。
【0064】
本実施の形態においては、電荷保持膜9bを窒化シリコン膜で形成したが、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。電荷保持膜9bとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などで構成してもよい。
【0065】
次に、図11に示すように、積層ゲート絶縁膜9の上部にCVD法で絶縁膜として、例えば酸化シリコン膜11aを堆積した後、この酸化シリコン膜11aを異方的にエッチングすることにより、図12および図13に示すように、制御ゲート電極8の側壁に側壁絶縁膜11を形成する。前述したように、この側壁絶縁膜11は、制御ゲート電極8と後の工程で形成されるメモリゲート電極10との短絡を防ぐための絶縁膜である。側壁絶縁膜11が形成されることによって、後の工程で積層ゲート絶縁膜9だけが形成される場合と比較して、側壁絶縁膜11の膜厚の分だけメモリゲート電極10を制御ゲート電極8から離して形成することができる。
【0066】
制御ゲート電極8の側壁に側壁絶縁膜11を形成する上記の構造では、後の工程で形成されるメモリゲート電極10とp型ウエル4との間に介在する積層ゲート絶縁膜9の膜厚(b)は厚くならないので、メモリセルの消去動作が低下することはない。すなわち、メモリセルに書き込まれた情報を消去する際には、n+型半導体領域(ソース領域)17s側から積層ゲート絶縁膜9にホットホールを注入するが、積層ゲート絶縁膜9の膜厚(b)が厚くならないことにより、ホットホールの注入速度が低下することはない。また、ファウラー−ノードハイム(Fowler-Nordheim)トンネル電流を利用して消去を行う場合でも、積層ゲート絶縁膜9の膜厚(b)が厚くならないことにより、積層ゲート絶縁膜9からp型ウエル4への電子の放出速度が低下することはない。
【0067】
なお、酸化シリコン膜11aを異方的にエッチングして側壁絶縁膜11を形成する上記の工程では、図14に示すように、3層の絶縁膜(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)からなる積層ゲート絶縁膜9の表面部分に形成されている第2電位障壁膜9cも酸化シリコン膜であるため、側壁絶縁膜11を形成する際に同時にエッチングされ、第2電位障壁膜9cの膜厚が薄くなることがある。その場合は、図15に示すように、電荷保持膜9b上に新たに酸化シリコン膜を形成することによって、エッチングで薄くなった第2電位障壁膜9cの膜厚を所望の膜厚まで厚くすることが望ましい。このとき、酸化シリコン膜を形成するには、例えばISSG酸化法で電荷保持膜9bの表面を再酸化するか、CVD法により酸化シリコン膜を堆積すればよく、これにより形成された酸化膜を第2電位障壁膜9dとする。なお、第2電位障壁膜9dの膜厚は3〜5nm程度である。
【0068】
この場合には、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9dの膜厚と、側壁絶縁膜の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9dの膜厚をbとする。このとき、a>bの関係が成立すれば、以下の工程で制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されるCoシリサイド層18間の距離が長くなり、Coシリサイド層18との接触による制御ゲート電極8とメモリゲート電極10との短絡を回避することができる。
【0069】
次に、図16に示すように、基板1上にCVD法でn型多結晶シリコン膜10nを堆積した後、図17に示すように、n型多結晶シリコン膜10nを異方的にドライエッチングすることにより、メモリアレイ領域に形成された制御ゲート電極8の両側壁にメモリゲート電極10を形成し、シャント領域にメモリゲート電極10に電位を供給する配線10sを形成する。シャント領域に形成された配線10sは、図示しない領域でメモリアレイ領域のメモリゲート電極10と電気的に接続されている。
【0070】
次に、図18に示すように、フォトレジスト膜42をマスクにして制御ゲート電極8の一方の側壁のメモリゲート電極10および側壁絶縁膜11を除去する。続いて、フォトレジスト膜42を除去した後、図19および図20に示すように、フッ酸およびリン酸を用いたウェットエッチングで不要な領域に残った積層ゲート絶縁膜9を除去する。
【0071】
次に、図21に示すように、周辺回路領域のnチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにPまたはAs(ヒ素)をイオン注入してn型多結晶シリコン膜8nを形成し、pチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにBをイオン注入してp型多結晶シリコン膜8pを形成する。
【0072】
次に、図22に示すように、フォトレジスト膜43をマスクにして周辺回路領域のn型多結晶シリコン膜8nおよびp型多結晶シリコン膜8pをドライエッチングすることにより、ゲート電極14n、14p、15n、15pを形成する。
【0073】
次に、フォトレジスト膜43を除去した後、図23に示すように、周辺回路領域のp型ウエル4にPまたはAs(ヒ素)をイオン注入し、浅い低濃度不純物拡散領域としてn−型半導体領域19nを形成する。また、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入し、浅い低濃度不純物拡散領域としてn−型半導体領域13d、13sを形成する。さらに、周辺回路領域のn型ウエル5にBをイオン注入し、浅い低濃度不純物拡散領域としてp−型半導体領域19pを形成する。
【0074】
次に、図24および図25に示すように、周辺回路領域のゲート電極14n、14p、15n、15pのそれぞれの側壁、およびメモリアレイ領域の制御ゲート電極8、メモリゲート電極10のそれぞれの一方の側壁に側壁絶縁膜12を形成する。側壁絶縁膜12は、例えばCVD法で堆積した酸化シリコン膜を異方的にエッチングすることによって形成する。
【0075】
続いて、周辺回路領域のp型ウエル4にPまたはAsをイオン注入し、深い高濃度不純物拡散領域としてn+型半導体領域20nを形成する。また、、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入し、n+型半導体領域17d、17sを形成する。さらに、周辺回路領域のn型ウエル5にBをイオン注入し、深い高濃度不純物拡散領域としてp+型半導体領域20pを形成する。n+型半導体領域20nは、周辺回路領域のnチャネル型MISFETのソース、ドレイン領域として機能し、p+型半導体領域20pは、pチャネル型MISFETのソース、ドレイン領域として機能する。
【0076】
このように、ソース領域とドレイン領域を浅い低濃度不純物拡散領域と深い高濃度不純物拡散領域で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。ここで、メモリアレイ領域においては、p型ウエル4にPまたはAsをイオン注入するとき、制御ゲート電極8の上端部、メモリゲート電極10の上端部、および積層ゲート絶縁膜9の上端部にもPやAsなどのイオンが注入される。特に、絶縁膜から構成されている積層ゲート絶縁膜9の上端部にPまたはAsが注入されると、積層ゲート絶縁膜9の絶縁耐性が劣化する現象が生じる。すると、積層ゲート絶縁膜9で絶縁されている制御ゲート電極8の上端部とメモリゲート電極10の上端部との間に流れるリーク電流が増加する。
【0077】
しかし、本実施の形態では、積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11が形成されているため、制御ゲート電極8の上端部とメモリゲート電極10の上端部との距離を離すことができる。これは、制御ゲート電極8とメモリゲート電極10との間に存在する積層ゲート絶縁膜9において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化しても、側壁絶縁膜11を形成することにより、積層ゲート絶縁膜9に発生する電界強度を緩和することができるので、制御ゲート電極8とメモリゲート電極10とを流れるリーク電流を低減することができる。
【0078】
次に、図26および図27に示すように、メモリアレイ領域の制御ゲート電極8、メモリゲート電極10、n+型半導体領域17d、17s、シャント領域の配線8s、10sおよび周辺回路領域のゲート電極14n、14p、15n、15p、n+型半導体領域20n、p+型半導体領域20pのそれぞれの表面に、シリサイド層としてCoシリサイド層18を形成する。Coシリサイド層18を形成するには、まず基板1上にスパッタリング法でCo膜を堆積し、続いて基板1を熱処理してCo膜とシリコン(基板1を構成する単結晶シリコン層およびゲート電極を構成する多結晶シリコン膜)とを反応させた後、未反応のCo膜をウェットエッチングで除去すればよい。
【0079】
なお、本実施の形態では、Coシリサイド層18を形成するように構成しているが、例えば、Coシリサイド層18に代わるシリサイド層として、Niシリサイド層、Tiシリサイド層、Ptシリサイド層などを形成するようにしてもよい。
【0080】
このとき、本実施の形態では、制御ゲート電極8の側壁に側壁絶縁膜11を形成しているので、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を離すことができる。このことは、制御ゲート電極8の表面に形成されるCoシリサイド層18と、メモリゲート電極10の表面に形成されるCoシリサイド層18との間の距離を離すことができることを意味している。従って、メモリセルを微細化した場合であっても、制御ゲート電極8の表面に形成されているCoシリサイド層18と、メモリゲート電極10の表面に形成されているCoシリサイド層18とが接触してしまう短絡不良を抑制できる。
【0081】
ここまでの工程により、メモリアレイ領域の選択MISトランジスタとメモリMISトランジスタとが完成し、周辺回路領域のnチャネル型MISFETおよびpチャネル型MISFETが完成する。
【0082】
次に、図28および図29に示すように、基板1上にCVD法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜22および酸化シリコン膜からなる層間絶縁膜23を堆積する。続いて、層間絶縁膜23上に形成したフォトレジスト膜(図示せず)をマスクにして層間絶縁膜23および絶縁膜22をドライエッチングし、メモリアレイ領域のn+型半導体領域17dの上部にコンタクトホール24を形成する。このとき、シャント領域の配線10sの上部にコンタクトホール25を形成し、配線8sの上部にコンタクトホール26を形成する。また、周辺回路領域のn+型半導体領域20nの上部にコンタクトホール27、29を形成し、p+型半導体領域20pの上部にコンタクトホール28、30を形成する。
【0083】
次に、図30および図31に示すように、コンタクトホール24〜30の内部にプラグ31を形成する。プラグ31を形成するには、プラグ31の内部および層間絶縁膜23上にスパッタリング法で金属膜として例えばTi膜、TiN(窒化チタン)膜、W膜を堆積した後、プラグ31の外部のTi膜、TiN膜、W膜を化学的機械研磨法で除去すればよい。
【0084】
従来、メモリゲート電極10に電位を供給するためには、配線10s部分を基板1上に引き延ばす形で、プラグを形成するためのパッドを形成することが行われていた。これは、サイドウォール形状に形成された配線10s上にプラグ31を形成しようとすると、配線10sと制御ゲート電極8は、積層ゲート絶縁膜9の膜厚分の距離しか離れていないため、メモリゲート電極10および制御ゲート電極8の上部に形成されたCoシリサイド層18同士がプラグ31を介して短絡することを防止するためである。
【0085】
しかし、本実施の形態においては、積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11が形成されているため、制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されているCoシリサイド層18の距離が離れている。つまり、制御ゲート電極8と配線10sのそれぞれの表面に形成されたCoシリサイド層18が離れている。従って、図30に示されるように、パッドを形成せずに配線10s上に直接プラグ31を形成したとしても、プラグ31を介して配線10sと制御ゲート電極8のそれぞれの表面に形成されたCoシリサイド層18がプラグ31を介して短絡することを抑制することができる。また、配線10sに接続しているプラグ31は、素子分離部2上に形成されているため、図30に示すように、プラグ31が配線10sから基板1上に亘って形成された場合においても、基板1中に形成されたp型ウエル4と短絡することはない。
【0086】
なお、図30においては、説明の簡略化のため、周辺回路領域における低耐圧MISFETおよび高耐圧MISFETのソース領域あるいはドレイン領域の片方にだけプラグ31を形成する場合を例示している。
【0087】
次に、図32および図33に示すように、層間絶縁膜23上に第2層間絶縁膜32を堆積した後、フォトレジスト膜(図示せず)をマスクにして第2層間絶縁膜32をドライエッチングすることにより、前記コンタクトホール24〜30のそれぞれの上部に配線溝33を形成する。第2層間絶縁膜32は、例えば絶縁膜として、CVD法で堆積したSiCN膜と酸化シリコン膜との積層膜で形成する。
【0088】
次に、図34および図35に示すように、メモリアレイ領域の配線溝33にビット線BLを形成し、シャント領域の配線溝33に第1層配線34、35を形成し、周辺回路領域の配線溝33に第1層配線36を形成する。ビット線BLおよび第1層配線34、35、36を形成するには、配線溝33の内部および第2層間絶縁膜32上にCuを主体とするメタル膜を堆積した後、配線溝33の外部のメタル膜を化学的機械研磨法で除去すればよい。
【0089】
その後、層間絶縁膜の堆積、配線溝の形成および配線の形成を繰り返して複数層の上層配線を形成するが、その説明は省略する。
【0090】
本実施の形態においては、制御ゲート電極8の側壁に形成する短絡防止用の側壁絶縁膜11は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図9に示されている工程において、積層ゲート絶縁膜9を形成した後、積層ゲート絶縁膜9の上部にCVD法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極8の側壁に残してもよい。
【0091】
側壁絶縁膜11を窒化シリコンで形成した場合には、図36に示すように、側壁絶縁膜11の膜厚をa’とし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとしたとき、a’>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。また、この場合は、窒化シリコン膜(側壁絶縁膜11)をエッチングする際に、積層ゲート絶縁膜9の表面部分(酸化シリコンからなる第2電位障壁膜9c)がエッチングされ難くなる。従って、側壁絶縁膜11を形成した後、上記したISSG酸化法で窒化シリコンからなる電荷保持膜9bの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【0092】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を形成する。これにより、メモリゲート電極10と制御ゲート電極8は、側壁絶縁膜11と積層ゲート絶縁膜9とによって互いに電気的に分離され、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を離すことができるので、メモリセルの微細化に伴って、制御ゲート電極8とメモリゲート電極10との距離が接近した場合でも、制御ゲート電極8とメモリゲート電極10との短絡を有効に回避することができる。
【0093】
(実施の形態2)
図37は、本実施の形態のメモリセル(MC1、MC2)を示す断面図である。図37に示すように、メモリセル(MC1、MC2)のそれぞれは、基板1のp型ウエル4に形成された1個の選択MISトランジスタと1個のメモリMISトランジスタとで構成されている。
【0094】
選択MISトランジスタは、p型ウエル4の表面に形成されたゲート絶縁膜7と、このゲート絶縁膜7上に形成された制御ゲート電極8を備えている。制御ゲート電極8上には、絶縁膜として、例えば酸化シリコン膜からなる第1キャップ絶縁膜3aが形成され、第1キャップ絶縁膜3a上には、絶縁膜として、例えば窒化シリコン膜からなる第2キャップ絶縁膜3bが形成されている。
【0095】
また、メモリMISトランジスタは、一部が上記制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成され、他部がp型ウエル4の表面に形成された断面L字状の積層ゲート絶縁膜9と、制御ゲート電極8の一方の側壁に形成され、積層ゲート絶縁膜9を介して制御ゲート電極8およびp型ウエル4と電気的に分離されたメモリゲート電極10を備えている。メモリMISトランジスタの積層ゲート絶縁膜9は、第1電位障壁膜9a、第2電位障壁膜9c、およびそれらの間に形成された電荷保持膜9bとからなる。第1電位障壁膜9aおよび第2電位障壁膜9cは、絶縁膜として、例えば酸化シリコン膜から形成されており、電荷保持膜9bは、電荷を保持する機能を有する膜として、例えば窒化シリコン膜から形成されている。
【0096】
制御ゲート電極8の近傍のp型ウエル4には、2個のメモリセル(MC1、MC2)に共通のドレイン領域として機能するn+型半導体領域17dが形成されている。このn+型半導体領域17dは、ビット線BLに接続されている。ビット線BLは、メモリセル(MC1、MC2)を覆う層間絶縁膜23上に形成されており、層間絶縁膜23およびその下層の絶縁膜22に形成されたコンタクトホール24内のプラグ31を介してn+型半導体領域17dと電気的に接続されている。
【0097】
メモリゲート電極10の近傍のp型ウエル4には、メモリセルのソース領域として機能するn+型半導体領域17sが形成されている。このn+型半導体領域17sは、図1に示した共通ソース線SLに接続されている。共通ソース線SLは、p型ウエル4に形成されたn+型半導体領域17sで構成されており、ソース領域と一体に形成されている。
【0098】
n+型半導体領域(ドレイン領域)17dに隣接した領域のp型ウエル4には、n+型半導体領域17dよりも不純物濃度が低いn−型半導体領域13dが形成されている。また、n+型半導体領域(ソース領域)17sに隣接した領域のp型ウエル4には、n+型半導体領域17sよりも不純物濃度が低いn−型半導体領域13sが形成されている。さらに、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれの表面には、シリサイド層として、例えばCoシリサイド層18が形成されている。制御ゲート電極8上には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、Coシリサイド層18は形成されない。このため、メモリゲート電極10の表面に形成されるCoシリサイド層18と制御ゲート電極8の上部との短絡を回避することができるという第1の効果を有する。
【0099】
一方、図38に示すように、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜11が形成されている。また、制御ゲート電極8のもう一方の側壁およびメモリゲート電極10の一方の側壁(側壁絶縁膜11と接している側壁とは反対側の側壁)には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜12が形成されている。
【0100】
後に詳述するが、メモリセルの製造過程において、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化する恐れがある。すなわち、制御ゲート電極8とメモリゲート電極10との間の絶縁耐性が劣化する恐れがある。従って、側壁絶縁膜11を設けたことにより、書き込み動作などで制御ゲート電極8とメモリゲート電極10の間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極8とメモリゲート電極10の間を流れるリーク電流を低減することができるという第2の効果も得られる。なお、この第2の効果については、前記実施の形態1のメモリセルにおいても同様である。
【0101】
ここで、制御ゲート電極8とメモリゲート電極10との間に形成される側壁絶縁膜11の条件を考える。図38に示すように、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとする。このとき、a>bの関係が成立するように側壁絶縁膜11を形成することが望ましい。すなわち、電荷保持膜9bとメモリゲート電極10との間に形成される酸化膜の膜厚を、メモリゲート電極10の下側における電荷保持膜9bとメモリゲート電極10との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが90nmの半導体装置の場合、a=5〜10nm程度とする。また、第2電位障壁膜9cの膜厚は3〜5nm程度である。
【0102】
これにより、制御ゲート電極8とメモリゲート電極10との間の距離が長くなるため、制御ゲート電極8とメモリゲート電極10との間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができる。
【0103】
次に、図39〜図56を参照しながら、上記メモリセル(MC1、MC2)を有する半導体装置の製造方法を工程順に説明する。
【0104】
まず、図39に示すように、基板1の主面に素子分離部2、p型ウエル4およびn型ウエル5を形成した後、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に厚いゲート絶縁膜6を形成し、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に薄いゲート絶縁膜7を形成する。ここまでの工程は、前記実施の形態1の図4〜図6に示した工程と同一である。
【0105】
次に、図40に示すように、基板1上にCVD法でノンドープ多結晶シリコン膜(またはノンドープアモルファスシリコン膜)8aを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜8aをフォトレジスト膜40で覆い、メモリアレイ領域のノンドープ多結晶シリコン膜8aにPをイオン注入してn型多結晶シリコン膜8nとする。
【0106】
次に、フォトレジスト膜40を除去した後、図41に示すように、n型多結晶シリコン膜8nおよびノンドープ多結晶シリコン膜8aのそれぞれの上部に第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bを形成する。第1キャップ絶縁膜3aは、例えばISSG酸化法でn型多結晶シリコン膜8nおよびノンドープ多結晶シリコン膜8aの表面を酸化することにより形成し、第2キャップ絶縁膜3bは、例えば第1キャップ絶縁膜3aの上部にCVD法で窒化シリコン膜を堆積することにより形成する。
【0107】
次に、図42に示すように、フォトレジスト膜41をマスクにしてメモリアレイ領域およびシャント領域のn型多結晶シリコン膜8n、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極8を形成する。また、シャント領域には、制御ゲート電極8に電位を供給する配線8sを形成する。
【0108】
次に、フォトレジスト膜41を除去した後、図43に示すように、メモリアレイ領域とシャント領域の一部とをフォトレジスト膜44で覆い、シャント領域の配線8sおよび周辺回路領域のノンドープ多結晶シリコン膜8aのそれぞれの上部の第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bをドライエッチングで除去する。この際、第1キャップ絶縁膜3aは、第2キャップ絶縁膜3bをエッチングするときのエッチングストッパとして機能する。
【0109】
次に、フォトレジスト膜44を除去した後、図44および図45に示すように、基板1の表面全体に、絶縁膜として、例えば酸化シリコンからなる第1電位障壁膜9a、窒化シリコン膜からなる電荷保持膜9b、および酸化シリコン膜からなる第2電位障壁膜9cの3層膜で構成された積層ゲート絶縁膜9を形成する。第1電位障壁膜9a、電荷保持膜9b、および第2電位障壁膜9cの形成方法は、前記実施の形態1と同じでよい。また、前記実施の形態1と同様に、電荷保持膜9bとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などを使用してもよい。
【0110】
次に、図46および図47に示すように、制御ゲート電極8の側壁に側壁絶縁膜11を形成する。側壁絶縁膜11を形成するには、前記実施の形態1と同じように、積層ゲート絶縁膜9の上部にCVD法で堆積した酸化シリコン膜を異方的にエッチングすればよい。このとき、制御ゲート電極8の上部には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、側壁絶縁膜11は、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の側壁に形成される。
【0111】
なお、前記実施の形態1で説明したように、酸化シリコン膜を異方的にエッチングして側壁絶縁膜11を形成する上記の工程では、3層の絶縁膜(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)からなる積層ゲート絶縁膜9の表面部分に形成されている第2電位障壁膜9cも酸化シリコン膜であるため、側壁絶縁膜11を形成する際に、同時にエッチングされ、第2電位障壁膜9cの膜厚が薄くなることがある。その場合は、前記実施の形態1と同じように、例えばISSG酸化法で電荷保持膜9b上に新たに酸化シリコン膜を形成するか、CVD法により酸化シリコン膜を堆積することによって、第2電位障壁膜9cの膜厚を厚くすることが望ましい。その場合、第2電位障壁膜9cの膜厚は、3〜5nm程度とする。
【0112】
次に、図48に示すように、メモリアレイ領域に形成された制御ゲート電極8の両側壁にメモリゲート電極10を形成する。また、シャント領域にはメモリゲート電極10に電位を供給する配線10sを形成する。メモリゲート電極10および配線10sを形成するには、基板1上にCVD法でn型多結晶シリコン膜を堆積した後、このn型多結晶シリコン膜を異方的にドライエッチングすればよい。メモリゲート電極10は、側壁絶縁膜11と同様に、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の側壁に形成される。
【0113】
次に、図49に示すように、フォトレジスト膜42をマスクにしたドライエッチングにより、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁のメモリゲート電極10および側壁絶縁膜11を除去する。続いて、フォトレジスト膜42を除去した後、図50に示すように、フッ酸およびリン酸を用いたウェットエッチングにより、不要な領域に残った積層ゲート絶縁膜9を除去する。
【0114】
次に、図51に示すように、周辺回路領域のnチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにPまたはAsをイオン注入してn型多結晶シリコン膜8nを形成し、pチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにBをイオン注入してp型多結晶シリコン膜8pを形成する。
【0115】
次に、図52に示すように、フォトレジスト膜43をマスクにして周辺回路領域のn型多結晶シリコン膜8nおよびp型多結晶シリコン膜8pをドライエッチングすることにより、ゲート電極14n、14p、15n、15pを形成する。
【0116】
次に、フォトレジスト膜43を除去した後、図53に示すように、周辺回路領域のp型ウエル4にPまたはAsをイオン注入してn−型半導体領域19nを形成し、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入してn−型半導体領域13d、13sを形成する。また、周辺回路領域のn型ウエル5にBをイオン注入してp−型半導体領域19pを形成する。
【0117】
次に、図54に示すように、周辺回路領域のゲート電極14n、14p、15n、15pのそれぞれの側壁と、メモリアレイ領域の制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁と、メモリゲート電極10の一方の側壁とに側壁絶縁膜12を形成する。側壁絶縁膜12は、例えばCVD法により絶縁膜として、例えば酸化シリコンを堆積し、この酸化シリコン膜を異方的にエッチングすることによって形成する。
【0118】
続いて、周辺回路領域のp型ウエル4にPまたはAsをイオン注入してn+型半導体領域20nを形成し、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入してn+型半導体領域17d、17sを形成する。また、周辺回路領域のn型ウエル5にBをイオン注入してp+型半導体領域20pを形成する。
【0119】
このとき、前記実施の形態1と同様に、積層ゲート絶縁膜9の上端部には、PまたはAsが注入される。しかし、その場合においても、積層ゲート絶縁膜9とメモリゲート電極10との間には側壁絶縁膜11が形成されているため、制御ゲート電極8の上端部とメモリゲート電極10の上端部との距離を離すことができる。これは、制御ゲート電極8とメモリゲート電極10との間に存在する積層ゲート絶縁膜9において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化しても、側壁絶縁膜11を形成することで積層ゲート絶縁膜9に発生する電界強度を緩和することができるので、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができる。
【0120】
次に、図55に示すように、メモリアレイ領域のメモリゲート電極10、n+型半導体領域17d、17s、シャント領域の配線8s、10sおよび周辺回路領域のゲート電極14n、14p、15n、15p、n+型半導体領域20n、p+型半導体領域20pのそれぞれの表面にシリサイド層として、例えばCoシリサイド層18を形成する。このとき、制御ゲート電極8上には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、Coシリサイド層18は形成されない。このため、メモリゲート電極10の表面に形成されるCoシリサイド層18と制御ゲート電極8の上部との短絡を回避することができる。
【0121】
ここまでの工程により、メモリアレイ領域の選択MISトランジスタとメモリMISトランジスタとが完成し、周辺回路領域のnチャネル型MISFETおよびpチャネル型MISFETが完成する。
【0122】
次に、図56に示すように、基板1上にCVD法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜22および酸化シリコン膜からなる層間絶縁膜23を堆積する。続いて、層間絶縁膜23上に形成したフォトレジスト膜(図示せず)をマスクにして層間絶縁膜23および絶縁膜22をドライエッチングし、メモリアレイ領域のn+型半導体領域17dの上部にコンタクトホール24を形成する。このとき、シャント領域の配線10sの上部にコンタクトホール25を形成し、配線8sの上部にコンタクトホール26を形成する。また、周辺回路領域のn+型半導体領域20nの上部にコンタクトホール27、29を形成し、p+型半導体領域20pの上部にコンタクトホール28、30を形成する。
【0123】
続いて、コンタクトホール24〜30の内部にプラグ31を形成する。プラグ31を形成するには、プラグ31の内部および層間絶縁膜23上にスパッタリング法で金属膜として例えばTi膜、TiN(窒化チタン)膜、W膜を堆積した後、プラグ31の外部のTi膜、TiN膜、W膜を化学的機械研磨法で除去する。
【0124】
このとき、シャント領域の配線10sは、制御ゲート電極8と同層の導電膜、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成されている。このため、図56に示すように、配線10sに電力を供給するプラグ31を上記導電膜および配線10sの各上部の一部を覆うように形成しても、上記導電膜と配線10sは第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bで絶縁されるため、プラグ31を介して導電膜と配線10sが短絡することはない。
【0125】
また、配線10sに接続しているプラグ31は、素子分離部2の上部に形成されているため、図56に示すように、プラグ31が配線10sから基板1上に亘って形成された場合においても、基板1に形成されたp型ウエル4と短絡することはない。一方、配線8sの上部に堆積した第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bは、前記図43に示される工程で除去される。そのため、配線8sの上部にはCoシリサイド層18が形成されるので、図56に示すように、配線8sの上面にプラグ31を接続することができる。
【0126】
なお、図56においては、説明の簡略化のため、周辺回路領域における低耐圧MISFETおよび高耐圧MISFETのソース領域あるいはドレイン領域の片方にだけプラグ31を形成する場合を例示している。また、これ以降の工程は、前記実施の形態1と同じであるため、その説明は省略する。
【0127】
本実施の形態においては、制御ゲート電極8の側壁に形成する短絡防止用の側壁絶縁膜11は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図44に示されている工程において、積層ゲート絶縁膜9を形成した後、積層ゲート絶縁膜9の上部にCVD法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極8の側壁に残してもよい。
【0128】
側壁絶縁膜11を窒化シリコンで形成した場合には、図57に示すように、側壁絶縁膜11の膜厚をa’とし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとしたとき、a’>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。また、この場合は、窒化シリコン膜(側壁絶縁膜11)をエッチングする際に、積層ゲート絶縁膜9の表面部分(第2電位障壁膜9c)がエッチングされ難くなる。従って、側壁絶縁膜11を形成した後、上記したISSG酸化法で電荷保持膜9bの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【0129】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極8の上部に第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bを積層し、制御ゲート電極8および第1、第2キャップ絶縁膜3a、3bからなる積層膜の一方の側壁に形成した積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を形成する。
【0130】
これにより、メモリゲート電極10と制御ゲート電極8は、第1、第2キャップ絶縁膜3a、3b、積層ゲート絶縁膜9および側壁絶縁膜11によって互いに電気的に分離され、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を十分に離すことができる。従って、メモリセルの微細化に伴って、制御ゲート電極8とメモリゲート電極10との距離が接近した場合でも、制御ゲート電極8とメモリゲート電極10との短絡を有効に回避することができる。
【0131】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0132】
本発明は、スプリットゲート型メモリセルを有する半導体装置に適用することができる。
【符号の説明】
【0133】
1 単結晶シリコン基板
2 素子分離部
3a 第1キャップ絶縁膜
3b 第2キャップ絶縁膜
4 p型ウエル
5 n型ウエル
6 ゲート絶縁膜(高耐圧)
7 ゲート絶縁膜
8 制御ゲート電極
8a ノンドープ多結晶シリコン膜
8s 配線
8n n型多結晶シリコン膜
8p p型多結晶シリコン膜
9 積層ゲート絶縁膜
9a 第1電位障壁膜
9b 電荷保持膜
9c 第2電位障壁膜
9d 第2電位障壁膜
10 メモリゲート電極
10n n型多結晶シリコン膜
10s 配線
11 側壁絶縁膜
11a 酸化シリコン膜
12 側壁絶縁膜
13d、13s n−型半導体領域
14n、14p、15n、15p ゲート電極
17d n+型半導体領域(ドレイン領域)
17s n+型半導体領域(ソース領域)
18 Coシリサイド層
19n n−型半導体領域
19p p−型半導体領域
20n n+型半導体領域(ソース、ドレイン領域)
20p p+型半導体領域(ソース、ドレイン領域)
22 絶縁膜
23 層間絶縁膜
24〜30 コンタクトホール
31 プラグ
32 第2層間絶縁膜
33 配線溝
34、35、36 第1層配線
40、41、42、43、44 フォトレジスト膜
BL ビット線
MC1、MC2 メモリセル
SL 共通ソース線
【技術分野】
【0001】
本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート型メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体装置として、例えば電気的に書き込み・消去が可能な不揮発性半導体記憶素子を有する半導体装置が知られている。また、不揮発性半導体記憶素子のメモリセル構造として、例えば選択 MIS(Metal Insulator Semiconductor)トランジスタとメモリMISトランジスタとを直列に接続したスプリットゲート型メモリセルが知られている。
【0003】
上記スプリットゲート型メモリセルのうち、特に、選択MISトランジスタのゲート電極(以下、制御ゲート電極という)の側壁に自己整合技術を利用してメモリMISトランジスタのゲート電極(以下、メモリゲート電極という)を配置したメモリセル構造は、メモリゲート電極のゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている。
【0004】
また、上記スプリットゲート型メモリセルを構成する2種類のMISトランジスタのうち、メモリMISトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として2種類ある。1つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式であり、もう1つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるMONOS(Metal Oxide Nitride Oxide Semiconductor)方式である。
【0005】
上記した2種類の電荷保持方式のいずれにおいても、電荷を蓄積する絶縁膜(窒化シリコン膜)と半導体基板との間には、電位障壁膜として絶縁性に優れた酸化シリコン膜が挿入される。例えばMONOS方式では、電荷保持膜を2層の酸化シリコン膜で挟み込んだONO膜と呼ばれる3層の積層絶縁膜が使用される。フローティングゲート方式では、この電位障壁膜に局所的なリークパスが発生した場合、電荷保持膜中の電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、MONOS方式は、電荷保持膜中で離散的なトラップ準位に蓄積され、電荷が空間的に離散化されて保持されているために、リークパス周囲の電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
【0006】
スプリットゲート型メモリセルを有する半導体装置については、例えば特許文献1〜4などに記載がある。
【0007】
特許文献1(特開2008−159650号公報)は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化したメモリセルにおいて、メモリゲート電極とONO膜との間の上部を電気絶縁層で被覆する構造を開示している。この構造によれば、メモリゲート電極の上部と制御ゲート電極の上部との距離がONO膜の膜厚に相当する距離よりも長くなるので、メモリセルを微細化しても、ゲート電極をシリサイド化する際に用いた金属層の残渣に起因するゲート電極同士の短絡が起こり難くなる。
【0008】
特許文献2(特開2008−294088号公報)は、メモリゲート電極と制御ゲート電極との間に介在するONO膜を、通常のONO膜(2層の酸化シリコン膜とその間に介在する窒化シリコン膜)の上部に絶縁膜(例えば膜厚5〜20nmの窒化シリコン膜)を積層した4層膜で構成する構造を開示している。この構造によれば、メモリゲート電極用多結晶シリコン膜のエッチング時に上記絶縁膜がエッチングストッパ層として機能し、ONO膜の損傷が防止されるので、メモリセルの電荷保持特性の劣化を回避することができる。
【0009】
特許文献3(特開2007−109800号公報)は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化する際に、メモリゲート電極をONO膜よりも低く形成し、メモリゲート電極上部のONO膜側面に側壁絶縁膜(サイドウォールスペーサ)を形成することによって、ゲート電極同士の短絡を防止する技術を開示している。
【0010】
特許文献4(特開2007−258497号公報)は、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成し、メモリゲート電極の上部と制御ゲート電極との距離を制御ゲート電極と半導体基板との距離よりも長くすることによって、ゲート電極同士の短絡を回避する技術を開示している。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2008−159650号公報
【特許文献2】特開2008−294088号公報
【特許文献3】特開2007−109800号公報
【特許文献4】特開2007−258497号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
前述したスプリットゲート型メモリセルは、制御ゲート電極の一方の側壁に電荷保持膜を2層の電位障壁膜で挟んだ積層ゲート絶縁膜を介してサイドウォール状のメモリゲート電極を配置した構造にすることにより、メモリセルの微細化を実現している。しかし、微細化に伴って、制御ゲート電極とメモリゲート電極との間の距離が近接することになる。そして、制御ゲート電極とメモリゲート電極とは、ポリシリコン膜から形成されているが、どちらも低抵抗化を図るため、制御ゲート電極の表面およびメモリゲート電極の表面にシリサイド層を形成している。この場合、制御ゲート電極の表面と、メモリゲート電極の表面は、積層ゲート絶縁膜分だけしか離れていないため、制御ゲート電極に形成されるシリサイド層と、メモリゲート電極に形成されるシリサイド層が接触して、制御ゲート電極とメモリゲート電極が短絡してしまう恐れがある。
【0013】
その対策として、例えば前記特許文献4では、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成することによって、2つのゲート電極の上部の実効的な距離を長くしている。しかし、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成するためには、半導体基板を高温で熱処理する工程が必要となる。そのため、この方法では、半導体基板の熱処理時に半導体基板中の不純物の再拡散が生じ、特に微細なメモリセルでは、動作特性がばらつき易くなるという問題がある。
【0014】
また、他の課題として、メモリゲート電極の上部と制御ゲート電極の上部との間に形成された積層ゲート絶縁膜が、ソース・ドレイン領域を形成する際のイオン注入等によりダメージを受けるため、メモリゲート電極と制御ゲート電極の間の絶縁耐性が劣化する恐れがある。
【0015】
本実施の形態の目的は、半導体装置の信頼性を向上させることである。以下に本実施の形態に記載される目的のうち、主要なものを例示する。
【0016】
本実施の形態の主要な目的の1つは、スプリットゲート型メモリセルを有する半導体装置において、スプリットゲート型メモリセルの制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層の接触による短絡不良を防止する技術を提供することにある。
【0017】
本実施の形態の他の主要な目的は、スプリットゲート型メモリセルを有する半導体装置において、メモリゲート電極と制御ゲート電極の間の絶縁耐性を保持する技術を提供することにある。
【0018】
本実施の形態の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0019】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0020】
(1)本実施の形態の好ましい一態様である半導体装置は、メモリセルを有する半導体装置であって、前記メモリセルは、半導体基板上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜の積層構造となる第2ゲート絶縁膜と、前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域とを含み、前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成されている。また、前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、側壁絶縁膜が形成されており、前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【0021】
(2)本実施の形態の好ましい一態様である半導体装置の製造方法は、上記(1)の構成を有する半導体装置を製造する方法であって、以下の工程(a)〜(k)を含むものである。
(a)前記半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【発明の効果】
【0022】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【0023】
本実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0024】
【図1】本発明の実施の形態1である半導体装置のメモリアレイを示す要部平面図である。
【図2】図1のA−A線に沿った要部拡大断面図である。
【図3】図2のメモリセルを示す要部拡大断面図である。
【図4】本発明の実施の形態1である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図5】図4に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図6】図5に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図7】図6に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図8】図7に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図9】図8に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図10】図8に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図11】図9に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図12】図10に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図13】図10に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図14】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図15】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図16】図12に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図17】図16に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図18】図17に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図19】図18に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図20】図18に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図21】図19に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図22】図21に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図23】図22に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図24】図23に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図25】図23に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図26】図24に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図27】図24に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図28】図26に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図29】図26に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図30】図28に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図31】図28に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図32】図30に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図33】図30に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図34】図32に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図35】図32に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図36】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図37】本発明の実施の形態2である半導体装置のメモリセルを示す要部拡大断面図である。
【図38】図37のメモリセルをさらに拡大して示す断面図である。
【図39】本発明の実施の形態2である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図40】図39に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図41】図40に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図42】図41に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図43】図42に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図44】図43に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図45】図43に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図46】図44に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図47】図44に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図48】図46に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図49】図48に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図50】図49に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図51】図50に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図52】図51に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図53】図52に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図54】図53に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図55】図54に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図56】図55に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図57】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【発明を実施するための形態】
【0025】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【0026】
(実施の形態1)
図1は、本実施の形態である半導体装置のメモリアレイを示す要部平面図、図2は、図1のA−A線に沿った断面図、図3は、図2におけるメモリセルを示す要部拡大断面図である。
【0027】
本実施の形態の半導体装置は、メモリセルとしてスプリットゲート型メモリセルを有しており、図2は、シリコン基板のメモリアレイに形成された複数のメモリセルのうち、ビット線(BL)の延在方向に隣接する2個のメモリセル(MC1、MC2)を示している。
【0028】
メモリセル(MC1、MC2)のそれぞれは、例えばp型の単結晶シリコン基板1(以下、単に基板という)のp型ウエル4に形成された1個の選択MISトランジスタと1個のメモリMISトランジスタとで構成されている。
【0029】
選択MISトランジスタは、p型ウエル4の表面に形成されたゲート絶縁膜(第1ゲート絶縁膜)7と、このゲート絶縁膜7上に形成された制御ゲート電極8を備えている。選択MISトランジスタのゲート絶縁膜7は、例えば酸化シリコン膜からなり、制御ゲート電極8は、リン(P)がドープされたn型多結晶シリコン膜からなる。
【0030】
メモリMISトランジスタは、一部が上記制御ゲート電極8の一方の側壁に形成され、他部がp型ウエル4の表面に形成された断面L字状の積層ゲート絶縁膜9と、制御ゲート電極8の一方の側壁に形成され、積層ゲート絶縁膜9を介して制御ゲート電極8およびp型ウエル4と電気的に分離されたメモリゲート電極10を備えている。
【0031】
メモリMISトランジスタの積層ゲート絶縁膜9は、第1電位障壁膜9a、第2電位障壁膜9c、およびそれらの間に形成された電荷保持膜9bとからなる。第1電位障壁膜9aおよび第2電位障壁膜9cは、例えば酸化シリコン膜から形成されており、メモリゲート電極10と基板1との間に形成されるゲート絶縁膜として機能する。
【0032】
この酸化シリコン膜からなる電位障壁膜(9a、9c)は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、基板1から第1電位障壁膜9aを介して電荷保持膜9bに電子を注入したり、電荷保持膜9bに正孔を注入したりして情報の記憶や消去を行なうため、第1電位障壁膜9aは、トンネル絶縁膜として機能する。この第1電位障壁膜9a上に形成されている電荷保持膜9bは、電荷を保持する機能を有している。具体的に、本実施の形態では、電荷保持膜9bを窒化シリコン膜から形成している。
【0033】
メモリゲート電極10はn型多結晶シリコン膜からなる。図示は省略するが、制御ゲート電極8は選択ゲート線に接続されており、メモリゲート電極10はワード線に接続されている。
【0034】
制御ゲート電極8の近傍のp型ウエル4には、2個のメモリセル(MC1、MC2)に共通のドレイン領域として機能するn+型半導体領域17dが形成されている。このn+型半導体領域17dは、ビット線BLに接続されている。ビット線BLは、メモリセル(MC1、MC2)を覆う層間絶縁膜23上に形成されており、層間絶縁膜23およびその下層の絶縁膜22に形成されたコンタクトホール24内のプラグ31を介してn+型半導体領域17dと電気的に接続されている。ビット線BLは、例えばCu(銅)を主体とする金属膜からなり、プラグ31は、例えばW(タングステン)を主体とする金属膜からなる。また、層間絶縁膜23は、絶縁膜として、例えば酸化シリコン膜からなり、その下層の絶縁膜22は、絶縁膜として、例えば窒化シリコン膜からなる。
【0035】
メモリゲート電極10の近傍のp型ウエル4には、メモリセルのソース領域として機能するn+型半導体領域17sが形成されている。このn+型半導体領域17sは、共通ソース線SLに接続されている。図1に示す共通ソース線SLは、p型ウエル4に形成されたn+型半導体領域17sで構成されており、ソース領域と一体に形成されている。
【0036】
n+型半導体領域(ドレイン領域)17dに隣接した領域のp型ウエル4には、n+型半導体領域17dよりも不純物濃度が低いn−型半導体領域13dが形成されている。n−型半導体領域13dは、n+型半導体領域17dの端部の高電界を緩和し、選択MISトランジスタをLDD(Lightly Doped Drain)構造にするためのエクステンション領域である。また、n+型半導体領域(ソース領域)17sに隣接した領域のp型ウエル4には、n+型半導体領域17sよりも不純物濃度が低いn−型半導体領域13sが形成されている。n−型半導体領域13sは、n+型半導体領域17sの端部の高電界を緩和し、メモリMISトランジスタをLDD構造にするためのエクステンション領域である。
【0037】
制御ゲート電極8、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれの表面には、シリサイド層として、例えばCo(コバルト)シリサイド層18が形成されている。Coシリサイド層18は、制御ゲート電極8、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれを低抵抗化し、メモリセル(MC1、MC2)を高速で動作させるために形成されている。シリサイド層としてCoシリサイド層18以外に、ニッケル(Ni)シリサイド層、プラチナ(Pt)を含むニッケルシリサイド層、チタン(Ti)シリサイド層などで構成してもよいのは勿論である。
【0038】
図3に示すように、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜11が形成されている。すなわち、制御ゲート電極8とメモリゲート電極10は、この側壁絶縁膜11と積層ゲート絶縁膜9によって互いに電気的に分離されている。
【0039】
このように、本実施の形態のメモリセル(MC1、MC2)は、制御ゲート電極8の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を設けている。これにより、メモリセルサイズが微細化されるに伴って、積層ゲート絶縁膜9の膜厚が薄くなり、制御ゲート電極8とメモリゲート電極10との距離が接近した場合においても、制御ゲート電極8とメモリゲート電極10の表面に形成されるCoシリサイド層18の距離が離れるため、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡を確実に回避することができるという第1の効果を有する。
【0040】
制御ゲート電極8のもう一方の側壁およびメモリゲート電極10の一方の側壁(側壁絶縁膜11と接している側壁とは反対側の側壁)には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜12が形成されている。これらの側壁絶縁膜12は、制御ゲート電極8とn+型半導体領域17d、メモリゲート電極10とn+型半導体領域17sをそれぞれ所定の距離だけ離間させるために形成されている。
【0041】
以下では、具体的に、制御ゲート電極8とメモリゲート電極10の間に形成される側壁絶縁膜11の条件を考える。図3に示すように、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとする。このとき、a>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。すなわち、電荷保持膜9bとメモリゲート電極10との間に形成される酸化膜の膜厚を、メモリゲート電極10の下側における電荷保持膜9bとメモリゲート電極10との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが90nmの半導体装置の場合、a=5〜10nm程度とする。また、第2電位障壁膜9cの膜厚は3〜5nm程度である。これにより、制御ゲート電極8とメモリゲート電極10の間の距離が長くなるため、制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されるCoシリサイド層18間の距離も長くなり、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡を確実に回避することができる。
【0042】
図3においては、膜厚aが、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11下部における膜厚との和として図示しているが、Coシリサイド層18の接触による制御ゲート電極8とメモリゲート電極10との短絡防止という観点から考えると、制御ゲート電極8の表面に形成されたCoシリサイド層18とメモリゲート電極10の表面に形成されたCoシリサイド層18との間においても、a>bの関係が成立することが望ましいといえる。この場合、膜厚aは、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11上部における膜厚との和となる。言い換えれば、制御ゲート電極8とメモリゲート電極10との間の領域における電荷保持膜9bと第2電位障壁膜9cとの界面からCoシリサイド層18への最短距離が、基板1とメモリゲート電極10との間の領域における電荷保持膜9bと第2電位障壁膜9cとの界面からメモリゲート電極10への距離よりも大きくなるように形成している。
【0043】
次に、上記メモリセル(MC1、MC2)の動作を簡単に説明する。ここでは、電荷保持膜9bへの電子の注入を「書き込み」、電荷保持膜9bへの正孔(ホール)の注入を「消去」と定義する。
【0044】
まず、書き込み動作は、いわゆるソースサイド注入方式(ソースサイドインジェクション方式)と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み時には、例えばn+型半導体領域(ソース領域)17sに印加する電圧を5V、メモリゲート電極10に印加する電圧を10V、制御ゲート電極8に印加する電圧を1Vとする。n+型半導体領域17dに印加する電圧は、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧は、チャネル電流の設定値と制御ゲート電極8を有する選択トランジスタのしきい値電圧とによって決まり、例えば0.5V程度となる。p型ウエル4(基板1)に印加される電圧は0Vである。メモリゲート電極10に基板1よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート電極10下のチャネルをオン状態にする。ここで、制御ゲート電極8の電位をしきい値電圧よりも高い値とすることでオン状態にする。
【0045】
上述したように、n+型半導体領域17sに印加する電圧とn+型半導体領域17dに印加する電圧との間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子(エレクトロン)が流れる。このとき、制御ゲート電極8とメモリゲート電極10との境界付近のチャネル領域で、チャネルを流れる電子が加速されてホットエレクトロンになる。そして、メモリゲート電極10に印加した正電圧による垂直方向電界で、メモリゲート電極10下の電荷保持膜9b中にホットエレクトロンが注入される。その結果、電荷保持膜9b中に電子が蓄積されてメモリMISトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【0046】
消去動作は、例えば、バンド間トンネル現象を使用したBTBT(Band to Band Tunnel)消去で行なわれる。BTBT消去時には、例えば、メモリゲート電極10に印加する電圧を−6V、n+型半導体領域17sに印加する電圧を6V、制御ゲート電極8に印加する電圧を0Vとし、n+型半導体領域17dはオープンとする。、n+型半導体領域17sの端部で強反転が生じるようにすることで、バンド間トンネル現象により正孔が生成される。n+型半導体領域(ソース領域)17sに印加されている高電圧によって生成された正孔が加速されてホットホールとなる。発生したホットホールが、メモリゲート電極10のバイアスにより引かれて電荷保持膜9b中に注入されることで、メモリMISトランジスタのしきい値電圧が低下し、消去動作が行なわれる。
【0047】
読み出し時には、例えば制御ゲート電極8に印加する電圧を1.5V、n+型半導体領域17dに印加する電圧を1V、n+型半導体領域17sに印加する電圧を0V、メモリゲート電極10に印加する電圧を0Vとし、制御ゲート電極8下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート電極10のしきい値電圧差を判別できる適当なメモリゲート電位、(すなわち、書き込み状態のしきい値電圧と消去状態のしきい値電圧との中間電位)を与えると、保持していた電荷情報を電流として読み出す。メモリセルが書き込み状態にあり、しきい値電圧が高い場合には、メモリセルに電流が流れず、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。
【0048】
ここで、例えば、書き込み動作を例にとると、スプリットゲート型メモリセルの制御ゲート電極8には1Vの電圧が印加され、メモリゲート電極10には10Vの電圧が印加される。つまり、制御ゲート電極8とメモリゲート電極10の電位差が大きくなる。このとき、スプリットゲート型メモリセルでは、制御ゲート電極8の側壁にメモリゲート電極10が形成されており、制御ゲート電極8とメモリゲート電極10とは近接することになる。従って、制御ゲート電極8とメモリゲート電極10との間に発生する電界強度が大きくなる。この結果、制御ゲート電極8とメモリゲート電極10の間に形成されている積層ゲート絶縁膜9(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)に印加される電界強度が大きくなり、この積層ゲート絶縁膜9を介して制御ゲート電極8とメモリゲート電極10間を流れるリーク電流が増加することになる。
【0049】
リーク電流が増加すると、メモリ全体の消費電力が大きくなると共に、正常な動作を確保することができなくなる恐れが生じる。つまり、スプリットゲート型メモリセルでは、制御ゲート電極8の側壁にメモリゲート電極10を形成することにより微細化を進めることができるが、一方で、制御ゲート電極8とメモリゲート電極10とが近接することになるため、書き込み時のように、制御ゲート電極8とメモリゲート電極10の間に大きな電位差が発生する場合、積層ゲート絶縁膜9にかかる電界強度が増大し、積層ゲート絶縁膜9を介して制御ゲート電極8とメモリゲート電極10との間に生じるリーク電流が増加することになる。
【0050】
しかし、本実施の形態におけるスプリットゲート型メモリセルでは、制御ゲート電極8とメモリゲート電極10との間に、積層ゲート絶縁膜9に加えて側壁絶縁膜11が形成されているため、制御ゲート電極8とメモリゲート電極10との間の距離が大きくなっている。電界強度は、制御ゲート電極8とメモリゲート電極10との間の距離が大きくなればなるほど小さくなるので、側壁絶縁膜11が形成されることにより電界強度が緩和され、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができるという第2の効果も有する。
【0051】
次に、図4〜図35を参照しながら、上記メモリセル(MC1、MC2)を有する半導体装置の製造方法を工程順に説明する。この半導体装置は、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型MISFETで構成される周辺回路と、高耐圧相補型MISFETで構成される周辺回路とからなる。低耐圧相補型MISFETのゲート電極またはドレイン領域には、例えば3.3Vの第1の電源電圧が印加され、高耐圧相補型MISFETのゲート電極またはドレイン領域には、第1の電源電圧よりも高い、例えば5.0Vの第2の電源電圧が印加される。
【0052】
低耐圧相補型MISFETで構成される周辺回路は、例えばCPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダなどであり、高耐圧相補型MISFETで構成される周辺回路は、例えば入出力回路である。従って、図にはメモリアレイ領域の他に、周辺回路領域として、低耐圧MISFET形成領域および高耐圧MISFET形成領域を示す。また、メモリアレイ領域と周辺回路領域との間に位置するシャント領域は、制御ゲート電極8およびメモリゲート電極10のそれぞれを上層の配線と接続する領域である。なお、ここで説明する製造方法は、本発明の好ましい一態様を示すものであり、これによって本発明が限定されるものではない。
【0053】
まず、図4に示すように、基板1の主面に素子分離部(STI:Shallow Trench Isolation)2を形成する。素子分離部2を形成するには、例えば窒化シリコン膜をマスクに用いたドライエッチングで基板1に溝を形成し、続いて基板1上にCVD(Chemical Vapor Deposition)法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去し、溝の内部に酸化シリコン膜を残せばよい。
【0054】
次に、図5に示すように、メモリアレイ領域の基板1にB(ホウ素)をイオン注入してp型ウエル4を形成する。また、周辺回路領域のうち、nチャネル型MISFETを形成する領域の基板1にBをイオン注入してp型ウエル4を形成し、pチャネル型MISFETを形成する領域の基板1にP(リン)をイオン注入してn型ウエル5を形成する。
【0055】
次に、図6に示すように、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜6を形成する。また、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜7を形成する。ゲート絶縁膜6は、高耐圧MISFETの耐圧を確保するために、ゲート絶縁膜7よりも厚い膜厚で形成する。
【0056】
膜厚の異なる2種類のゲート絶縁膜6、7を形成するには、まず基板1の表面全体を熱酸化して酸化シリコン膜を形成し、次に、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面にこの酸化シリコン膜を残し、他の領域の酸化シリコン膜をエッチングで除去する。続いて、基板1の表面全体をもう一度熱酸化し、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面にゲート絶縁膜7を形成する。このとき、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に残った酸化シリコン膜は、その膜厚が増加し、ゲート絶縁膜7よりも厚いゲート絶縁膜6となる。
【0057】
ただし、ゲート絶縁膜7は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えばゲート絶縁膜7を酸窒化シリコン膜(SiON)としてもよい。すなわち、ゲート絶縁膜7と基板1との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。従って、ゲート絶縁膜7のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜7に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が基板1側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、基板1をNO、NO2またはNH3といった窒素を含む雰囲気中で熱処理すればよい。また、基板1の表面に酸化シリコン膜からなるゲート絶縁膜7を形成した後、窒素を含む雰囲気中で基板1を熱処理し、ゲート絶縁膜7と基板1との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【0058】
また、ゲート絶縁膜7は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜7として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜7の膜厚について、極薄化が要求されるようになってきている。このように、薄い酸化シリコン膜をゲート絶縁膜7として使用すると、MISFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【0059】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜を使用すれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜より誘電率の高い膜であるが、本実施の形態では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【0060】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム(Hf)酸化物の一つである酸化ハフニウム(HfO2)膜が使用されるが、酸化ハフニウム膜に代えて、HfAlO膜(ハフニウムアルミネート膜)、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【0061】
次に、図7に示すように、基板1上にCVD法でノンドープ多結晶シリコン膜(またはノンドープアモルファスシリコン膜)8aを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜8aをフォトレジスト膜40で覆い、メモリアレイ領域およびシャント領域のノンドープ多結晶シリコン膜8aにPをイオン注入してn型多結晶シリコン膜8nとする。
【0062】
次に、フォトレジスト膜40を除去した後、図8に示すように、フォトレジスト膜41をマスクにしてメモリアレイ領域およびシャント領域のn型多結晶シリコン膜8nをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極8を形成し、シャント領域に、制御ゲート電極8に電位を供給する配線8sを形成する。シャント領域に形成された配線8sは、図示しない領域でメモリアレイ領域の制御ゲート電極8と電気的に接続されている。
【0063】
次に、フォトレジスト膜41を除去した後、図9および図10に示すように、基板1の表面全体に絶縁膜として、例えば酸化シリコン膜からなる第1電位障壁膜9a、窒化シリコン膜からなる電荷保持膜9b、および酸化シリコン膜からなる第2電位障壁膜9cの3層膜で構成された積層ゲート絶縁膜9を形成する。このとき、第1電位障壁膜9aの酸化シリコン膜は、熱酸化法、CVD法または両者を併用して堆積し、電荷保持膜9bの窒化シリコン膜はCVD法で堆積する。また、第2電位障壁膜9cの酸化シリコン膜は、電荷保持膜9bの窒化シリコン膜の表面を酸化することによって形成する。電荷保持膜9bである窒化シリコン膜の表面の酸化は、例えばISSG(In Situ Steam Generation)酸化法を用いて行う。なお、第1電位障壁膜9aの膜厚は3〜5nm程度であり、電荷保持膜9bの膜厚は8〜10nm程度であり、第2電位障壁膜9cの膜厚は3〜5nm程度である。
【0064】
本実施の形態においては、電荷保持膜9bを窒化シリコン膜で形成したが、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。電荷保持膜9bとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などで構成してもよい。
【0065】
次に、図11に示すように、積層ゲート絶縁膜9の上部にCVD法で絶縁膜として、例えば酸化シリコン膜11aを堆積した後、この酸化シリコン膜11aを異方的にエッチングすることにより、図12および図13に示すように、制御ゲート電極8の側壁に側壁絶縁膜11を形成する。前述したように、この側壁絶縁膜11は、制御ゲート電極8と後の工程で形成されるメモリゲート電極10との短絡を防ぐための絶縁膜である。側壁絶縁膜11が形成されることによって、後の工程で積層ゲート絶縁膜9だけが形成される場合と比較して、側壁絶縁膜11の膜厚の分だけメモリゲート電極10を制御ゲート電極8から離して形成することができる。
【0066】
制御ゲート電極8の側壁に側壁絶縁膜11を形成する上記の構造では、後の工程で形成されるメモリゲート電極10とp型ウエル4との間に介在する積層ゲート絶縁膜9の膜厚(b)は厚くならないので、メモリセルの消去動作が低下することはない。すなわち、メモリセルに書き込まれた情報を消去する際には、n+型半導体領域(ソース領域)17s側から積層ゲート絶縁膜9にホットホールを注入するが、積層ゲート絶縁膜9の膜厚(b)が厚くならないことにより、ホットホールの注入速度が低下することはない。また、ファウラー−ノードハイム(Fowler-Nordheim)トンネル電流を利用して消去を行う場合でも、積層ゲート絶縁膜9の膜厚(b)が厚くならないことにより、積層ゲート絶縁膜9からp型ウエル4への電子の放出速度が低下することはない。
【0067】
なお、酸化シリコン膜11aを異方的にエッチングして側壁絶縁膜11を形成する上記の工程では、図14に示すように、3層の絶縁膜(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)からなる積層ゲート絶縁膜9の表面部分に形成されている第2電位障壁膜9cも酸化シリコン膜であるため、側壁絶縁膜11を形成する際に同時にエッチングされ、第2電位障壁膜9cの膜厚が薄くなることがある。その場合は、図15に示すように、電荷保持膜9b上に新たに酸化シリコン膜を形成することによって、エッチングで薄くなった第2電位障壁膜9cの膜厚を所望の膜厚まで厚くすることが望ましい。このとき、酸化シリコン膜を形成するには、例えばISSG酸化法で電荷保持膜9bの表面を再酸化するか、CVD法により酸化シリコン膜を堆積すればよく、これにより形成された酸化膜を第2電位障壁膜9dとする。なお、第2電位障壁膜9dの膜厚は3〜5nm程度である。
【0068】
この場合には、制御ゲート電極8の一方の側壁に形成された第2電位障壁膜9dの膜厚と、側壁絶縁膜の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9dの膜厚をbとする。このとき、a>bの関係が成立すれば、以下の工程で制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されるCoシリサイド層18間の距離が長くなり、Coシリサイド層18との接触による制御ゲート電極8とメモリゲート電極10との短絡を回避することができる。
【0069】
次に、図16に示すように、基板1上にCVD法でn型多結晶シリコン膜10nを堆積した後、図17に示すように、n型多結晶シリコン膜10nを異方的にドライエッチングすることにより、メモリアレイ領域に形成された制御ゲート電極8の両側壁にメモリゲート電極10を形成し、シャント領域にメモリゲート電極10に電位を供給する配線10sを形成する。シャント領域に形成された配線10sは、図示しない領域でメモリアレイ領域のメモリゲート電極10と電気的に接続されている。
【0070】
次に、図18に示すように、フォトレジスト膜42をマスクにして制御ゲート電極8の一方の側壁のメモリゲート電極10および側壁絶縁膜11を除去する。続いて、フォトレジスト膜42を除去した後、図19および図20に示すように、フッ酸およびリン酸を用いたウェットエッチングで不要な領域に残った積層ゲート絶縁膜9を除去する。
【0071】
次に、図21に示すように、周辺回路領域のnチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにPまたはAs(ヒ素)をイオン注入してn型多結晶シリコン膜8nを形成し、pチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにBをイオン注入してp型多結晶シリコン膜8pを形成する。
【0072】
次に、図22に示すように、フォトレジスト膜43をマスクにして周辺回路領域のn型多結晶シリコン膜8nおよびp型多結晶シリコン膜8pをドライエッチングすることにより、ゲート電極14n、14p、15n、15pを形成する。
【0073】
次に、フォトレジスト膜43を除去した後、図23に示すように、周辺回路領域のp型ウエル4にPまたはAs(ヒ素)をイオン注入し、浅い低濃度不純物拡散領域としてn−型半導体領域19nを形成する。また、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入し、浅い低濃度不純物拡散領域としてn−型半導体領域13d、13sを形成する。さらに、周辺回路領域のn型ウエル5にBをイオン注入し、浅い低濃度不純物拡散領域としてp−型半導体領域19pを形成する。
【0074】
次に、図24および図25に示すように、周辺回路領域のゲート電極14n、14p、15n、15pのそれぞれの側壁、およびメモリアレイ領域の制御ゲート電極8、メモリゲート電極10のそれぞれの一方の側壁に側壁絶縁膜12を形成する。側壁絶縁膜12は、例えばCVD法で堆積した酸化シリコン膜を異方的にエッチングすることによって形成する。
【0075】
続いて、周辺回路領域のp型ウエル4にPまたはAsをイオン注入し、深い高濃度不純物拡散領域としてn+型半導体領域20nを形成する。また、、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入し、n+型半導体領域17d、17sを形成する。さらに、周辺回路領域のn型ウエル5にBをイオン注入し、深い高濃度不純物拡散領域としてp+型半導体領域20pを形成する。n+型半導体領域20nは、周辺回路領域のnチャネル型MISFETのソース、ドレイン領域として機能し、p+型半導体領域20pは、pチャネル型MISFETのソース、ドレイン領域として機能する。
【0076】
このように、ソース領域とドレイン領域を浅い低濃度不純物拡散領域と深い高濃度不純物拡散領域で形成することにより、ソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造とすることができる。ここで、メモリアレイ領域においては、p型ウエル4にPまたはAsをイオン注入するとき、制御ゲート電極8の上端部、メモリゲート電極10の上端部、および積層ゲート絶縁膜9の上端部にもPやAsなどのイオンが注入される。特に、絶縁膜から構成されている積層ゲート絶縁膜9の上端部にPまたはAsが注入されると、積層ゲート絶縁膜9の絶縁耐性が劣化する現象が生じる。すると、積層ゲート絶縁膜9で絶縁されている制御ゲート電極8の上端部とメモリゲート電極10の上端部との間に流れるリーク電流が増加する。
【0077】
しかし、本実施の形態では、積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11が形成されているため、制御ゲート電極8の上端部とメモリゲート電極10の上端部との距離を離すことができる。これは、制御ゲート電極8とメモリゲート電極10との間に存在する積層ゲート絶縁膜9において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化しても、側壁絶縁膜11を形成することにより、積層ゲート絶縁膜9に発生する電界強度を緩和することができるので、制御ゲート電極8とメモリゲート電極10とを流れるリーク電流を低減することができる。
【0078】
次に、図26および図27に示すように、メモリアレイ領域の制御ゲート電極8、メモリゲート電極10、n+型半導体領域17d、17s、シャント領域の配線8s、10sおよび周辺回路領域のゲート電極14n、14p、15n、15p、n+型半導体領域20n、p+型半導体領域20pのそれぞれの表面に、シリサイド層としてCoシリサイド層18を形成する。Coシリサイド層18を形成するには、まず基板1上にスパッタリング法でCo膜を堆積し、続いて基板1を熱処理してCo膜とシリコン(基板1を構成する単結晶シリコン層およびゲート電極を構成する多結晶シリコン膜)とを反応させた後、未反応のCo膜をウェットエッチングで除去すればよい。
【0079】
なお、本実施の形態では、Coシリサイド層18を形成するように構成しているが、例えば、Coシリサイド層18に代わるシリサイド層として、Niシリサイド層、Tiシリサイド層、Ptシリサイド層などを形成するようにしてもよい。
【0080】
このとき、本実施の形態では、制御ゲート電極8の側壁に側壁絶縁膜11を形成しているので、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を離すことができる。このことは、制御ゲート電極8の表面に形成されるCoシリサイド層18と、メモリゲート電極10の表面に形成されるCoシリサイド層18との間の距離を離すことができることを意味している。従って、メモリセルを微細化した場合であっても、制御ゲート電極8の表面に形成されているCoシリサイド層18と、メモリゲート電極10の表面に形成されているCoシリサイド層18とが接触してしまう短絡不良を抑制できる。
【0081】
ここまでの工程により、メモリアレイ領域の選択MISトランジスタとメモリMISトランジスタとが完成し、周辺回路領域のnチャネル型MISFETおよびpチャネル型MISFETが完成する。
【0082】
次に、図28および図29に示すように、基板1上にCVD法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜22および酸化シリコン膜からなる層間絶縁膜23を堆積する。続いて、層間絶縁膜23上に形成したフォトレジスト膜(図示せず)をマスクにして層間絶縁膜23および絶縁膜22をドライエッチングし、メモリアレイ領域のn+型半導体領域17dの上部にコンタクトホール24を形成する。このとき、シャント領域の配線10sの上部にコンタクトホール25を形成し、配線8sの上部にコンタクトホール26を形成する。また、周辺回路領域のn+型半導体領域20nの上部にコンタクトホール27、29を形成し、p+型半導体領域20pの上部にコンタクトホール28、30を形成する。
【0083】
次に、図30および図31に示すように、コンタクトホール24〜30の内部にプラグ31を形成する。プラグ31を形成するには、プラグ31の内部および層間絶縁膜23上にスパッタリング法で金属膜として例えばTi膜、TiN(窒化チタン)膜、W膜を堆積した後、プラグ31の外部のTi膜、TiN膜、W膜を化学的機械研磨法で除去すればよい。
【0084】
従来、メモリゲート電極10に電位を供給するためには、配線10s部分を基板1上に引き延ばす形で、プラグを形成するためのパッドを形成することが行われていた。これは、サイドウォール形状に形成された配線10s上にプラグ31を形成しようとすると、配線10sと制御ゲート電極8は、積層ゲート絶縁膜9の膜厚分の距離しか離れていないため、メモリゲート電極10および制御ゲート電極8の上部に形成されたCoシリサイド層18同士がプラグ31を介して短絡することを防止するためである。
【0085】
しかし、本実施の形態においては、積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11が形成されているため、制御ゲート電極8とメモリゲート電極10のそれぞれの表面に形成されているCoシリサイド層18の距離が離れている。つまり、制御ゲート電極8と配線10sのそれぞれの表面に形成されたCoシリサイド層18が離れている。従って、図30に示されるように、パッドを形成せずに配線10s上に直接プラグ31を形成したとしても、プラグ31を介して配線10sと制御ゲート電極8のそれぞれの表面に形成されたCoシリサイド層18がプラグ31を介して短絡することを抑制することができる。また、配線10sに接続しているプラグ31は、素子分離部2上に形成されているため、図30に示すように、プラグ31が配線10sから基板1上に亘って形成された場合においても、基板1中に形成されたp型ウエル4と短絡することはない。
【0086】
なお、図30においては、説明の簡略化のため、周辺回路領域における低耐圧MISFETおよび高耐圧MISFETのソース領域あるいはドレイン領域の片方にだけプラグ31を形成する場合を例示している。
【0087】
次に、図32および図33に示すように、層間絶縁膜23上に第2層間絶縁膜32を堆積した後、フォトレジスト膜(図示せず)をマスクにして第2層間絶縁膜32をドライエッチングすることにより、前記コンタクトホール24〜30のそれぞれの上部に配線溝33を形成する。第2層間絶縁膜32は、例えば絶縁膜として、CVD法で堆積したSiCN膜と酸化シリコン膜との積層膜で形成する。
【0088】
次に、図34および図35に示すように、メモリアレイ領域の配線溝33にビット線BLを形成し、シャント領域の配線溝33に第1層配線34、35を形成し、周辺回路領域の配線溝33に第1層配線36を形成する。ビット線BLおよび第1層配線34、35、36を形成するには、配線溝33の内部および第2層間絶縁膜32上にCuを主体とするメタル膜を堆積した後、配線溝33の外部のメタル膜を化学的機械研磨法で除去すればよい。
【0089】
その後、層間絶縁膜の堆積、配線溝の形成および配線の形成を繰り返して複数層の上層配線を形成するが、その説明は省略する。
【0090】
本実施の形態においては、制御ゲート電極8の側壁に形成する短絡防止用の側壁絶縁膜11は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図9に示されている工程において、積層ゲート絶縁膜9を形成した後、積層ゲート絶縁膜9の上部にCVD法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極8の側壁に残してもよい。
【0091】
側壁絶縁膜11を窒化シリコンで形成した場合には、図36に示すように、側壁絶縁膜11の膜厚をa’とし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとしたとき、a’>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。また、この場合は、窒化シリコン膜(側壁絶縁膜11)をエッチングする際に、積層ゲート絶縁膜9の表面部分(酸化シリコンからなる第2電位障壁膜9c)がエッチングされ難くなる。従って、側壁絶縁膜11を形成した後、上記したISSG酸化法で窒化シリコンからなる電荷保持膜9bの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【0092】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を形成する。これにより、メモリゲート電極10と制御ゲート電極8は、側壁絶縁膜11と積層ゲート絶縁膜9とによって互いに電気的に分離され、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を離すことができるので、メモリセルの微細化に伴って、制御ゲート電極8とメモリゲート電極10との距離が接近した場合でも、制御ゲート電極8とメモリゲート電極10との短絡を有効に回避することができる。
【0093】
(実施の形態2)
図37は、本実施の形態のメモリセル(MC1、MC2)を示す断面図である。図37に示すように、メモリセル(MC1、MC2)のそれぞれは、基板1のp型ウエル4に形成された1個の選択MISトランジスタと1個のメモリMISトランジスタとで構成されている。
【0094】
選択MISトランジスタは、p型ウエル4の表面に形成されたゲート絶縁膜7と、このゲート絶縁膜7上に形成された制御ゲート電極8を備えている。制御ゲート電極8上には、絶縁膜として、例えば酸化シリコン膜からなる第1キャップ絶縁膜3aが形成され、第1キャップ絶縁膜3a上には、絶縁膜として、例えば窒化シリコン膜からなる第2キャップ絶縁膜3bが形成されている。
【0095】
また、メモリMISトランジスタは、一部が上記制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成され、他部がp型ウエル4の表面に形成された断面L字状の積層ゲート絶縁膜9と、制御ゲート電極8の一方の側壁に形成され、積層ゲート絶縁膜9を介して制御ゲート電極8およびp型ウエル4と電気的に分離されたメモリゲート電極10を備えている。メモリMISトランジスタの積層ゲート絶縁膜9は、第1電位障壁膜9a、第2電位障壁膜9c、およびそれらの間に形成された電荷保持膜9bとからなる。第1電位障壁膜9aおよび第2電位障壁膜9cは、絶縁膜として、例えば酸化シリコン膜から形成されており、電荷保持膜9bは、電荷を保持する機能を有する膜として、例えば窒化シリコン膜から形成されている。
【0096】
制御ゲート電極8の近傍のp型ウエル4には、2個のメモリセル(MC1、MC2)に共通のドレイン領域として機能するn+型半導体領域17dが形成されている。このn+型半導体領域17dは、ビット線BLに接続されている。ビット線BLは、メモリセル(MC1、MC2)を覆う層間絶縁膜23上に形成されており、層間絶縁膜23およびその下層の絶縁膜22に形成されたコンタクトホール24内のプラグ31を介してn+型半導体領域17dと電気的に接続されている。
【0097】
メモリゲート電極10の近傍のp型ウエル4には、メモリセルのソース領域として機能するn+型半導体領域17sが形成されている。このn+型半導体領域17sは、図1に示した共通ソース線SLに接続されている。共通ソース線SLは、p型ウエル4に形成されたn+型半導体領域17sで構成されており、ソース領域と一体に形成されている。
【0098】
n+型半導体領域(ドレイン領域)17dに隣接した領域のp型ウエル4には、n+型半導体領域17dよりも不純物濃度が低いn−型半導体領域13dが形成されている。また、n+型半導体領域(ソース領域)17sに隣接した領域のp型ウエル4には、n+型半導体領域17sよりも不純物濃度が低いn−型半導体領域13sが形成されている。さらに、メモリゲート電極10およびn+型半導体領域17d、17sのそれぞれの表面には、シリサイド層として、例えばCoシリサイド層18が形成されている。制御ゲート電極8上には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、Coシリサイド層18は形成されない。このため、メモリゲート電極10の表面に形成されるCoシリサイド層18と制御ゲート電極8の上部との短絡を回避することができるという第1の効果を有する。
【0099】
一方、図38に示すように、制御ゲート電極8の一方の側壁に形成された積層ゲート絶縁膜9とメモリゲート電極10との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜11が形成されている。また、制御ゲート電極8のもう一方の側壁およびメモリゲート電極10の一方の側壁(側壁絶縁膜11と接している側壁とは反対側の側壁)には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜12が形成されている。
【0100】
後に詳述するが、メモリセルの製造過程において、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化する恐れがある。すなわち、制御ゲート電極8とメモリゲート電極10との間の絶縁耐性が劣化する恐れがある。従って、側壁絶縁膜11を設けたことにより、書き込み動作などで制御ゲート電極8とメモリゲート電極10の間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極8とメモリゲート電極10の間を流れるリーク電流を低減することができるという第2の効果も得られる。なお、この第2の効果については、前記実施の形態1のメモリセルにおいても同様である。
【0101】
ここで、制御ゲート電極8とメモリゲート電極10との間に形成される側壁絶縁膜11の条件を考える。図38に示すように、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成された第2電位障壁膜9cの膜厚と、側壁絶縁膜11の膜厚との和をaとし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとする。このとき、a>bの関係が成立するように側壁絶縁膜11を形成することが望ましい。すなわち、電荷保持膜9bとメモリゲート電極10との間に形成される酸化膜の膜厚を、メモリゲート電極10の下側における電荷保持膜9bとメモリゲート電極10との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが90nmの半導体装置の場合、a=5〜10nm程度とする。また、第2電位障壁膜9cの膜厚は3〜5nm程度である。
【0102】
これにより、制御ゲート電極8とメモリゲート電極10との間の距離が長くなるため、制御ゲート電極8とメモリゲート電極10との間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができる。
【0103】
次に、図39〜図56を参照しながら、上記メモリセル(MC1、MC2)を有する半導体装置の製造方法を工程順に説明する。
【0104】
まず、図39に示すように、基板1の主面に素子分離部2、p型ウエル4およびn型ウエル5を形成した後、高耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に厚いゲート絶縁膜6を形成し、メモリアレイ領域のp型ウエル4、低耐圧MISFET形成領域のp型ウエル4およびn型ウエル5のそれぞれの表面に薄いゲート絶縁膜7を形成する。ここまでの工程は、前記実施の形態1の図4〜図6に示した工程と同一である。
【0105】
次に、図40に示すように、基板1上にCVD法でノンドープ多結晶シリコン膜(またはノンドープアモルファスシリコン膜)8aを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜8aをフォトレジスト膜40で覆い、メモリアレイ領域のノンドープ多結晶シリコン膜8aにPをイオン注入してn型多結晶シリコン膜8nとする。
【0106】
次に、フォトレジスト膜40を除去した後、図41に示すように、n型多結晶シリコン膜8nおよびノンドープ多結晶シリコン膜8aのそれぞれの上部に第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bを形成する。第1キャップ絶縁膜3aは、例えばISSG酸化法でn型多結晶シリコン膜8nおよびノンドープ多結晶シリコン膜8aの表面を酸化することにより形成し、第2キャップ絶縁膜3bは、例えば第1キャップ絶縁膜3aの上部にCVD法で窒化シリコン膜を堆積することにより形成する。
【0107】
次に、図42に示すように、フォトレジスト膜41をマスクにしてメモリアレイ領域およびシャント領域のn型多結晶シリコン膜8n、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極8を形成する。また、シャント領域には、制御ゲート電極8に電位を供給する配線8sを形成する。
【0108】
次に、フォトレジスト膜41を除去した後、図43に示すように、メモリアレイ領域とシャント領域の一部とをフォトレジスト膜44で覆い、シャント領域の配線8sおよび周辺回路領域のノンドープ多結晶シリコン膜8aのそれぞれの上部の第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bをドライエッチングで除去する。この際、第1キャップ絶縁膜3aは、第2キャップ絶縁膜3bをエッチングするときのエッチングストッパとして機能する。
【0109】
次に、フォトレジスト膜44を除去した後、図44および図45に示すように、基板1の表面全体に、絶縁膜として、例えば酸化シリコンからなる第1電位障壁膜9a、窒化シリコン膜からなる電荷保持膜9b、および酸化シリコン膜からなる第2電位障壁膜9cの3層膜で構成された積層ゲート絶縁膜9を形成する。第1電位障壁膜9a、電荷保持膜9b、および第2電位障壁膜9cの形成方法は、前記実施の形態1と同じでよい。また、前記実施の形態1と同様に、電荷保持膜9bとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などを使用してもよい。
【0110】
次に、図46および図47に示すように、制御ゲート電極8の側壁に側壁絶縁膜11を形成する。側壁絶縁膜11を形成するには、前記実施の形態1と同じように、積層ゲート絶縁膜9の上部にCVD法で堆積した酸化シリコン膜を異方的にエッチングすればよい。このとき、制御ゲート電極8の上部には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、側壁絶縁膜11は、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の側壁に形成される。
【0111】
なお、前記実施の形態1で説明したように、酸化シリコン膜を異方的にエッチングして側壁絶縁膜11を形成する上記の工程では、3層の絶縁膜(第1電位障壁膜9a、電荷保持膜9b、第2電位障壁膜9c)からなる積層ゲート絶縁膜9の表面部分に形成されている第2電位障壁膜9cも酸化シリコン膜であるため、側壁絶縁膜11を形成する際に、同時にエッチングされ、第2電位障壁膜9cの膜厚が薄くなることがある。その場合は、前記実施の形態1と同じように、例えばISSG酸化法で電荷保持膜9b上に新たに酸化シリコン膜を形成するか、CVD法により酸化シリコン膜を堆積することによって、第2電位障壁膜9cの膜厚を厚くすることが望ましい。その場合、第2電位障壁膜9cの膜厚は、3〜5nm程度とする。
【0112】
次に、図48に示すように、メモリアレイ領域に形成された制御ゲート電極8の両側壁にメモリゲート電極10を形成する。また、シャント領域にはメモリゲート電極10に電位を供給する配線10sを形成する。メモリゲート電極10および配線10sを形成するには、基板1上にCVD法でn型多結晶シリコン膜を堆積した後、このn型多結晶シリコン膜を異方的にドライエッチングすればよい。メモリゲート電極10は、側壁絶縁膜11と同様に、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の側壁に形成される。
【0113】
次に、図49に示すように、フォトレジスト膜42をマスクにしたドライエッチングにより、制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁のメモリゲート電極10および側壁絶縁膜11を除去する。続いて、フォトレジスト膜42を除去した後、図50に示すように、フッ酸およびリン酸を用いたウェットエッチングにより、不要な領域に残った積層ゲート絶縁膜9を除去する。
【0114】
次に、図51に示すように、周辺回路領域のnチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにPまたはAsをイオン注入してn型多結晶シリコン膜8nを形成し、pチャネル型MISFET形成領域に形成されたノンドープ多結晶シリコン膜8aにBをイオン注入してp型多結晶シリコン膜8pを形成する。
【0115】
次に、図52に示すように、フォトレジスト膜43をマスクにして周辺回路領域のn型多結晶シリコン膜8nおよびp型多結晶シリコン膜8pをドライエッチングすることにより、ゲート電極14n、14p、15n、15pを形成する。
【0116】
次に、フォトレジスト膜43を除去した後、図53に示すように、周辺回路領域のp型ウエル4にPまたはAsをイオン注入してn−型半導体領域19nを形成し、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入してn−型半導体領域13d、13sを形成する。また、周辺回路領域のn型ウエル5にBをイオン注入してp−型半導体領域19pを形成する。
【0117】
次に、図54に示すように、周辺回路領域のゲート電極14n、14p、15n、15pのそれぞれの側壁と、メモリアレイ領域の制御ゲート電極8、第1キャップ絶縁膜3a、および第2キャップ絶縁膜3bからなる積層膜の一方の側壁と、メモリゲート電極10の一方の側壁とに側壁絶縁膜12を形成する。側壁絶縁膜12は、例えばCVD法により絶縁膜として、例えば酸化シリコンを堆積し、この酸化シリコン膜を異方的にエッチングすることによって形成する。
【0118】
続いて、周辺回路領域のp型ウエル4にPまたはAsをイオン注入してn+型半導体領域20nを形成し、メモリアレイ領域のp型ウエル4にPまたはAsをイオン注入してn+型半導体領域17d、17sを形成する。また、周辺回路領域のn型ウエル5にBをイオン注入してp+型半導体領域20pを形成する。
【0119】
このとき、前記実施の形態1と同様に、積層ゲート絶縁膜9の上端部には、PまたはAsが注入される。しかし、その場合においても、積層ゲート絶縁膜9とメモリゲート電極10との間には側壁絶縁膜11が形成されているため、制御ゲート電極8の上端部とメモリゲート電極10の上端部との距離を離すことができる。これは、制御ゲート電極8とメモリゲート電極10との間に存在する積層ゲート絶縁膜9において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜9の上端部にPまたはAsが注入され、積層ゲート絶縁膜9の絶縁耐性が劣化しても、側壁絶縁膜11を形成することで積層ゲート絶縁膜9に発生する電界強度を緩和することができるので、制御ゲート電極8とメモリゲート電極10との間を流れるリーク電流を低減することができる。
【0120】
次に、図55に示すように、メモリアレイ領域のメモリゲート電極10、n+型半導体領域17d、17s、シャント領域の配線8s、10sおよび周辺回路領域のゲート電極14n、14p、15n、15p、n+型半導体領域20n、p+型半導体領域20pのそれぞれの表面にシリサイド層として、例えばCoシリサイド層18を形成する。このとき、制御ゲート電極8上には、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bが形成されているため、Coシリサイド層18は形成されない。このため、メモリゲート電極10の表面に形成されるCoシリサイド層18と制御ゲート電極8の上部との短絡を回避することができる。
【0121】
ここまでの工程により、メモリアレイ領域の選択MISトランジスタとメモリMISトランジスタとが完成し、周辺回路領域のnチャネル型MISFETおよびpチャネル型MISFETが完成する。
【0122】
次に、図56に示すように、基板1上にCVD法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜22および酸化シリコン膜からなる層間絶縁膜23を堆積する。続いて、層間絶縁膜23上に形成したフォトレジスト膜(図示せず)をマスクにして層間絶縁膜23および絶縁膜22をドライエッチングし、メモリアレイ領域のn+型半導体領域17dの上部にコンタクトホール24を形成する。このとき、シャント領域の配線10sの上部にコンタクトホール25を形成し、配線8sの上部にコンタクトホール26を形成する。また、周辺回路領域のn+型半導体領域20nの上部にコンタクトホール27、29を形成し、p+型半導体領域20pの上部にコンタクトホール28、30を形成する。
【0123】
続いて、コンタクトホール24〜30の内部にプラグ31を形成する。プラグ31を形成するには、プラグ31の内部および層間絶縁膜23上にスパッタリング法で金属膜として例えばTi膜、TiN(窒化チタン)膜、W膜を堆積した後、プラグ31の外部のTi膜、TiN膜、W膜を化学的機械研磨法で除去する。
【0124】
このとき、シャント領域の配線10sは、制御ゲート電極8と同層の導電膜、第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bからなる積層膜の一方の側壁に形成されている。このため、図56に示すように、配線10sに電力を供給するプラグ31を上記導電膜および配線10sの各上部の一部を覆うように形成しても、上記導電膜と配線10sは第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bで絶縁されるため、プラグ31を介して導電膜と配線10sが短絡することはない。
【0125】
また、配線10sに接続しているプラグ31は、素子分離部2の上部に形成されているため、図56に示すように、プラグ31が配線10sから基板1上に亘って形成された場合においても、基板1に形成されたp型ウエル4と短絡することはない。一方、配線8sの上部に堆積した第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bは、前記図43に示される工程で除去される。そのため、配線8sの上部にはCoシリサイド層18が形成されるので、図56に示すように、配線8sの上面にプラグ31を接続することができる。
【0126】
なお、図56においては、説明の簡略化のため、周辺回路領域における低耐圧MISFETおよび高耐圧MISFETのソース領域あるいはドレイン領域の片方にだけプラグ31を形成する場合を例示している。また、これ以降の工程は、前記実施の形態1と同じであるため、その説明は省略する。
【0127】
本実施の形態においては、制御ゲート電極8の側壁に形成する短絡防止用の側壁絶縁膜11は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図44に示されている工程において、積層ゲート絶縁膜9を形成した後、積層ゲート絶縁膜9の上部にCVD法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極8の側壁に残してもよい。
【0128】
側壁絶縁膜11を窒化シリコンで形成した場合には、図57に示すように、側壁絶縁膜11の膜厚をa’とし、メモリゲート電極10の下側に形成された第2電位障壁膜9cの膜厚をbとしたとき、a’>bの関係が成立するように、側壁絶縁膜11を形成することが望ましい。また、この場合は、窒化シリコン膜(側壁絶縁膜11)をエッチングする際に、積層ゲート絶縁膜9の表面部分(第2電位障壁膜9c)がエッチングされ難くなる。従って、側壁絶縁膜11を形成した後、上記したISSG酸化法で電荷保持膜9bの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【0129】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極8の上部に第1キャップ絶縁膜3aおよび第2キャップ絶縁膜3bを積層し、制御ゲート電極8および第1、第2キャップ絶縁膜3a、3bからなる積層膜の一方の側壁に形成した積層ゲート絶縁膜9とメモリゲート電極10との間に側壁絶縁膜11を形成する。
【0130】
これにより、メモリゲート電極10と制御ゲート電極8は、第1、第2キャップ絶縁膜3a、3b、積層ゲート絶縁膜9および側壁絶縁膜11によって互いに電気的に分離され、制御ゲート電極8とメモリゲート電極10の上端部との間の距離を十分に離すことができる。従って、メモリセルの微細化に伴って、制御ゲート電極8とメモリゲート電極10との距離が接近した場合でも、制御ゲート電極8とメモリゲート電極10との短絡を有効に回避することができる。
【0131】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0132】
本発明は、スプリットゲート型メモリセルを有する半導体装置に適用することができる。
【符号の説明】
【0133】
1 単結晶シリコン基板
2 素子分離部
3a 第1キャップ絶縁膜
3b 第2キャップ絶縁膜
4 p型ウエル
5 n型ウエル
6 ゲート絶縁膜(高耐圧)
7 ゲート絶縁膜
8 制御ゲート電極
8a ノンドープ多結晶シリコン膜
8s 配線
8n n型多結晶シリコン膜
8p p型多結晶シリコン膜
9 積層ゲート絶縁膜
9a 第1電位障壁膜
9b 電荷保持膜
9c 第2電位障壁膜
9d 第2電位障壁膜
10 メモリゲート電極
10n n型多結晶シリコン膜
10s 配線
11 側壁絶縁膜
11a 酸化シリコン膜
12 側壁絶縁膜
13d、13s n−型半導体領域
14n、14p、15n、15p ゲート電極
17d n+型半導体領域(ドレイン領域)
17s n+型半導体領域(ソース領域)
18 Coシリサイド層
19n n−型半導体領域
19p p−型半導体領域
20n n+型半導体領域(ソース、ドレイン領域)
20p p+型半導体領域(ソース、ドレイン領域)
22 絶縁膜
23 層間絶縁膜
24〜30 コンタクトホール
31 プラグ
32 第2層間絶縁膜
33 配線溝
34、35、36 第1層配線
40、41、42、43、44 フォトレジスト膜
BL ビット線
MC1、MC2 メモリセル
SL 共通ソース線
【特許請求の範囲】
【請求項1】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜を含む第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、酸化シリコンからなる側壁絶縁膜が形成され
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項2】
前記制御ゲート電極の上部にキャップ絶縁膜が形成され、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成され、
前記制御ゲート電極上には、前記シリサイド層が形成されていないことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記制御ゲート電極および前記キャップ絶縁膜の間には、さらに第3絶縁膜が形成されていることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項1記載の半導体装置。
【請求項6】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記半導体基板側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜を含む第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、窒化シリコンからなる側壁絶縁膜が形成され
前記側壁絶縁膜の膜厚は、前記メモリゲート電極の下部に形成された前記第1電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項7】
前記制御ゲート電極の上部にキャップ絶縁膜が形成され、前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されていることを特徴とする請求項6記載の半導体装置。
【請求項8】
前記制御ゲート電極および前記キャップ絶縁膜の間には、さらに第3絶縁膜が形成されていることを特徴とする請求項7記載の半導体装置。
【請求項9】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項8記載の半導体装置。
【請求項10】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項6記載の半導体装置。
【請求項11】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に酸化シリコンからなる第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項12】
前記(c)工程は、
(c−1)前記第1ゲート絶縁膜上に第2導電膜を堆積する工程と、
(c−2)前記第2導電膜上に第2絶縁膜を堆積する工程と、
(c−3)前記第2絶縁膜および前記第2導電膜をパターニングすることによって、前記第2導電膜からなる前記制御ゲート電極および前記第2絶縁膜からなるキャップ絶縁膜を形成する工程と、
を含み、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されることを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記(c−1)工程の後、前記(c−2)工程に先立って、
(c−4)前記第2導電膜上に第3絶縁膜を形成する工程をさらに含むことを特徴とする請求項12記載の半導体装置の製造方法。
【請求項14】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記(f)工程の後、前記(g)工程に先立って、
(l)前記第2電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項11記載の半導体装置の製造方法。
【請求項16】
前記第2電位障壁膜の膜厚を厚くする処理は、ISSG酸化法によって前記第2電位障壁膜の表面を再酸化する処理であることを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項11記載の半導体装置の製造方法。
【請求項18】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に窒化シリコンからなる第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項19】
前記(c)工程は、
(c−1)前記第1ゲート絶縁膜上に第2導電膜を堆積する工程と、
(c−2)前記第2導電膜上に第2絶縁膜を堆積する工程と、
(c−3)前記第2絶縁膜および前記第2導電膜をパターニングすることによって、前記第2導電膜からなる前記制御ゲート電極および前記第2絶縁膜からなるキャップ絶縁膜を形成する工程と、
を含み、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されることを特徴とする請求項18記載の半導体装置の製造方法。
【請求項20】
前記(c−1)工程の後、前記(c−2)工程に先立って、
(c−4)前記第2導電膜上に第3絶縁膜を形成する工程をさらに含むことを特徴とする請求項19記載の半導体装置の製造方法。
【請求項21】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項20記載の半導体装置の製造方法。
【請求項22】
前記(f)工程の後、前記(g)工程に先立って、
(l)前記第2電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項18記載の半導体装置の製造方法。
【請求項23】
前記第2電位障壁膜の膜厚を厚くする処理は、ISSG酸化法によって前記第2電位障壁膜の表面を再酸化する処理であることを特徴とする請求項22記載の半導体装置の製造方法。
【請求項24】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項18記載の半導体装置の製造方法。
【請求項1】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜を含む第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、酸化シリコンからなる側壁絶縁膜が形成され
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項2】
前記制御ゲート電極の上部にキャップ絶縁膜が形成され、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成され、
前記制御ゲート電極上には、前記シリサイド層が形成されていないことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記制御ゲート電極および前記キャップ絶縁膜の間には、さらに第3絶縁膜が形成されていることを特徴とする請求項2記載の半導体装置。
【請求項4】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項3記載の半導体装置。
【請求項5】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項1記載の半導体装置。
【請求項6】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記半導体基板側から順に形成された第1電位障壁膜、電荷保持膜、および第2電位障壁膜を含む第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の一方の側壁に形成された前記第2ゲート絶縁膜と前記メモリゲート電極との間には、窒化シリコンからなる側壁絶縁膜が形成され
前記側壁絶縁膜の膜厚は、前記メモリゲート電極の下部に形成された前記第1電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項7】
前記制御ゲート電極の上部にキャップ絶縁膜が形成され、前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されていることを特徴とする請求項6記載の半導体装置。
【請求項8】
前記制御ゲート電極および前記キャップ絶縁膜の間には、さらに第3絶縁膜が形成されていることを特徴とする請求項7記載の半導体装置。
【請求項9】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項8記載の半導体装置。
【請求項10】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項6記載の半導体装置。
【請求項11】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に酸化シリコンからなる第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項12】
前記(c)工程は、
(c−1)前記第1ゲート絶縁膜上に第2導電膜を堆積する工程と、
(c−2)前記第2導電膜上に第2絶縁膜を堆積する工程と、
(c−3)前記第2絶縁膜および前記第2導電膜をパターニングすることによって、前記第2導電膜からなる前記制御ゲート電極および前記第2絶縁膜からなるキャップ絶縁膜を形成する工程と、
を含み、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されることを特徴とする請求項11記載の半導体装置の製造方法。
【請求項13】
前記(c−1)工程の後、前記(c−2)工程に先立って、
(c−4)前記第2導電膜上に第3絶縁膜を形成する工程をさらに含むことを特徴とする請求項12記載の半導体装置の製造方法。
【請求項14】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項13記載の半導体装置の製造方法。
【請求項15】
前記(f)工程の後、前記(g)工程に先立って、
(l)前記第2電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項11記載の半導体装置の製造方法。
【請求項16】
前記第2電位障壁膜の膜厚を厚くする処理は、ISSG酸化法によって前記第2電位障壁膜の表面を再酸化する処理であることを特徴とする請求項15記載の半導体装置の製造方法。
【請求項17】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項11記載の半導体装置の製造方法。
【請求項18】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
(a)半導体基板中にウエルを形成する工程と、
(b)前記半導体基板上に第1ゲート絶縁膜を形成する工程と、
(c)前記第1ゲート絶縁膜上に制御ゲート電極を形成する工程と、
(d)前記(b)工程の後、前記半導体基板上に第1電位障壁膜、電荷保持膜、および第2電位障壁膜を順次形成し、前記第1電位障壁膜、前記電荷保持膜、および前記第2電位障壁膜の積層膜からなる第2ゲート絶縁膜を形成する工程と、
(e)前記第2ゲート絶縁膜上に窒化シリコンからなる第1絶縁膜を堆積する工程と、
(f)前記第1絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1絶縁膜からなる側壁絶縁膜を形成する工程と、
(g)前記(f)工程の後、前記半導体基板上に第1導電膜を堆積する工程と、
(h)前記第1導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第1導電膜からなるメモリゲート電極を形成する工程と、
(i)前記メモリゲート電極、前記側壁絶縁膜、および前記第2ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第2ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
(j)前記(i)工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
(k)前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第2電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第2電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項19】
前記(c)工程は、
(c−1)前記第1ゲート絶縁膜上に第2導電膜を堆積する工程と、
(c−2)前記第2導電膜上に第2絶縁膜を堆積する工程と、
(c−3)前記第2絶縁膜および前記第2導電膜をパターニングすることによって、前記第2導電膜からなる前記制御ゲート電極および前記第2絶縁膜からなるキャップ絶縁膜を形成する工程と、
を含み、
前記第2ゲート絶縁膜、前記メモリゲート電極、および前記側壁絶縁膜は、前記制御ゲート電極および前記キャップ絶縁膜の積層膜からなる一方の側壁に形成されることを特徴とする請求項18記載の半導体装置の製造方法。
【請求項20】
前記(c−1)工程の後、前記(c−2)工程に先立って、
(c−4)前記第2導電膜上に第3絶縁膜を形成する工程をさらに含むことを特徴とする請求項19記載の半導体装置の製造方法。
【請求項21】
前記キャップ絶縁膜は、窒化シリコン膜からなり、前記第3絶縁膜は、酸化シリコン膜からなることを特徴とする請求項20記載の半導体装置の製造方法。
【請求項22】
前記(f)工程の後、前記(g)工程に先立って、
(l)前記第2電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項18記載の半導体装置の製造方法。
【請求項23】
前記第2電位障壁膜の膜厚を厚くする処理は、ISSG酸化法によって前記第2電位障壁膜の表面を再酸化する処理であることを特徴とする請求項22記載の半導体装置の製造方法。
【請求項24】
前記第1電位障壁膜および前記第2電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項18記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【公開番号】特開2011−103401(P2011−103401A)
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願番号】特願2009−258239(P2009−258239)
【出願日】平成21年11月11日(2009.11.11)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年5月26日(2011.5.26)
【国際特許分類】
【出願日】平成21年11月11日(2009.11.11)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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