【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】 低コストで、生産性及び歩留まりに優れる構造の不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】
基板上の第１の金属配線１１９上に第１の開口部１２８を、第２の金属配線１２１上に第２の開口部１２９を同時に形成する。次に導電膜１２０を全面に堆積すると、開口面積の小さな第１の開口部内において、堆積される導電膜の膜厚に不均一が生じ、第１の開口部の底部と側壁部の境界部分に、膜厚が薄く堆積される局所薄膜領域が生じる。当該局所薄膜領域の導電膜が完全に酸化されるが、底部及び側壁部上には未酸化の導電膜が残存するような膜厚で導電膜を酸化させることにより、第１の開口部１２８内において、底部の導電膜１２２と側壁部の導電膜１２６が導電膜の酸化膜である可変抵抗体を介して分離され、可変抵抗素子１０４が形成される。一方、第２の開口部内には導電膜と第２の金属配線を接続するコンタクトが形成される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能と製造歩留まりを向上させる。
【解決手段】半導体基板１の上部に、制御ゲート電極ＣＧとその上の絶縁膜５とその上の絶縁膜６とを有する積層パターン７が形成され、半導体基板１の上部に、積層パターン７と隣り合うメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧと半導体基板１との間にはゲート絶縁膜用の絶縁膜３が形成され、メモリゲート電極ＭＧと半導体基板１との間および積層パターン７とメモリゲート電極ＭＧとの間には、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなる絶縁膜９が形成されている。積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁では、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しており、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びている。 （もっと読む）

ｅＤＲＡＭデバイス（３００）の製造方法は、ＤＲＡＭ領域（３０１）及びロジック領域（３０２）を含む半導体基板上に複数の半導体素子（３０４ａ〜ｅ）を形成することを備える。また、本方法は、ＤＲＡＭ領域及びロジック領域内に、第一のグループの半導体素子と連通する第一の導電層（Ｍ１）を形成することも含む。第一の導電層を形成した後に、ストレージデバイス（３１２、３１３）が、ＤＲＡＭ領域内の第二のグループの半導体素子と連通して形成される。
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【課題】強誘電体膜の結晶化のための焼き締めによる熱処理不足によるメモリ特性の低下、特に強誘電体膜の残留分極特性の低下を防止しながら、製造プロセスの低温熱処理化を実現できる強誘電体メモリ装置を提供する。
【解決手段】強誘電体メモリ装置は、ｐ型半導体基板１上に、下部電極１０、ペロブスカイト型結晶構造を持つ強誘電体膜からなる容量絶縁膜１１及び上部電極１２がこの順に積層して形成された強誘電体キャパシタを備えている。上部電極１２上に形成され、集光により強誘電体膜１２を選択的に加熱する凸型レンズ１４をさらに備えている。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】ダイナミック放電読み出しでセンスタイミングのずれを是正する。
【解決手段】センスアンプ７Ｂは、メモリセル抵抗Ｒｃｅｌｌの一方の電極が接続されたビット線ＢＬの放電電位を参照電位Ｖｒと比較して情報を読み出す。セット容量スイッチ１８Ｓ、リセット容量スイッチ１８Ｒおよび追加容量Ｃｏｆｆｓｅｔとその制御手段によって、センスノード（電位Ｖｏ）の負荷容量、または、センスノードと参照電位Ｖｒを入力する参照ノードの負荷容量との両方を、メモリセル抵抗Ｒｃｅｌｌの読み出す情報の論理（通常読み出し、書き込みまたは消去のヴェリファイ読み出しの相違）に応じて変化させる。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ボロンドープドシリコン層７２を堆積させ、その上面にシリコン窒化層７８を形成し、ノンドープドシリコン層７３を堆積させ、その上面にシリコン窒化層７９を形成する工程を繰り返すことにより、シリコン基板１１上に積層体２０を形成する。次に、積層体２０に貫通ホール３０ａを形成し、その内部に犠牲材を埋め込み、積層体２０にＸ方向に延びるスリット７４を形成する。次に、スリット７４内にエッチング水溶液を導入することにより、ノンドープドシリコン層７３をウェットエッチングして除去する。次に、エッチング水溶液を除去し、ボロンドープドシリコン層７２間及びスリット７４内に絶縁材料を埋め込む。次に、貫通ホール内から犠牲材を除去し、内面上に電荷蓄積膜を形成し、内部にシリコンピラーを形成する。 （もっと読む）

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。 （もっと読む）