【課題】２回のリソグラフィ工程によるＳＡＤＰ法（Self Align Double Patterning）を用いて、第１配線パターン形成領域には解像限界未満のパターンを含む第１配線パターンを形成し、第２配線パターン形成領域には解像限界以上の通常パターンからなる第２配線パターンを簡便に形成する方法を提供する。
【解決手段】解像限界未満の寸法を有する複数の配線を含む第１配線パターンを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程を用いて形成し、第１のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第２リソグラフィ工程を実施する。第２のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。 （もっと読む）

【課題】 非選択セルに流れる逆方向バイアスの電流を低減することができ、かつ降伏現象への耐圧を増加し高電位でも対応可能な、ＲｅＲＡＭセルから構成されたメモリセルアレイを有する半導体メモリ装置を提供することを目的とする。
【解決手段】 本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。そして、ＲｅＲＡＭセルＭは、第１電極１、第１ダイオードＤ１、抵抗素子Ｒ、第２ダイオードＤ２、第２電極２の順番に、ビット線ＢＬからワード線ＷＬ方向にそれらが直列的に接続されて形成されている。 （もっと読む）

【課題】膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供する。
【解決手段】アモルファスシリコン層１０５を形成する工程と、シリコン層１０５上にガスを用いて不純物層１０６を吸着させる工程と、不純物層１０６上にアモルファスシリコン層１０７を形成する工程と、シリコン層１０７上に他のガスを用いて不純物層１０８を吸着させる工程と、不純物層１０８上にアモルファスシリコン層１０９を形成する工程と、シリコン層１０９上に下部電極層１５を形成する工程と、下部電極層上に可変抵抗層１１を形成する工程と、可変抵抗層上に上部電極層１６を形成する工程と、上部電極層、可変抵抗層、下部電極層、シリコン層１０９、不純物層１０８、シリコン層１０７、不純物層１０６、及びシリコン層１０５をパターニングして柱状構造を形成する工程と、シリコン層１０９の形成後に熱を加える工程とを含む。 （もっと読む）

【課題】メモリマクロを含む半導体集積回路装置の遅延故障を確実に検出できないという問題があった。
【解決手段】メモリマクロを備える半導体集積回路装置１であり、スキャンモード制御信号（ＳＭＣ）に応じて、入力データ信号の値とスキャンテスト値とのいずれかを、動作クロックに従って保持する入力データ保持部２２−０〜２２−ｋと、テストモード制御信号（ＴＥＮ）に応じて、入力データ保持部２２−０〜２２−ｋが保持する値とメモリセル部が記憶するデータ値とのいずれかを、複数の入力データ保持部が動作する位相とは異なる位相に従って保持する出力データ保持部４１−０〜４１−ｋと、を備える。入力データ保持部２２−０〜２２−ｋと、出力データ保持部４１−０〜４１−ｋとは、入力データ保持部２２−０を先端として交互に直列に接続され、複数の出力データ保持部の一つが保持する値は、スキャンテスト値として後段の入力データ保持部へ伝送される。 （もっと読む）

【課題】抵抗変化層と整流層とを含む積層膜を柱状のメモリセルを加工する場合に、パターン倒れやメモリセル下部での隣接するメモリセルとの間のパターンショートの発生を抑える不揮発性記憶装置の製造方法を提供する。
【解決手段】第１の配線１１が形成された第１の層間絶縁膜１０上に、整流層２１および抵抗変化層２２を含む積層体と絶縁膜２４とを形成し、メモリセル形成位置が開口したパターンを第１の配線１１の形成位置上に二次元的に配置したレジストパターンを形成し、レジストパターンを用いて、絶縁膜２４をエッチングして開口部を形成し、開口部内に導電性材料膜を埋め込んでマスク膜２３を形成し、マスク膜２３をマスクとしてドライエッチング法によって絶縁膜２４、整流層２１および抵抗変化層２２をエッチングしてメモリセルを形成し、メモリセル間に第２の層間絶縁膜を埋め込み、メモリセルの上面と接するように第２の配線を形成する。 （もっと読む）

【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。
【解決手段】第２の層間絶縁膜３０上のメモリセル形成領域Ｒ_M上には、異なる高さに形成され互いに方向が異なるビット線ＢＬとワード線ＷＬの交差位置にマトリックス状に配置された抵抗変化型メモリセルを含むメモリ層が高さ方向に複数積層されたメモリセル部１００が形成され、コンタクト形成領域Ｒ_C上には、第２の配線３５と層間絶縁膜６０上に形成された第３の配線９１とを接続するコンタクトＷＣ，ＢＣが形成され、コンタクトＷＣ，ＢＣは、各メモリ層に対応して形成される同じ開口径のコンタクト形成用溝が深さ方向に連続して接続されるコンタクトホールに導電性材料が埋め込まれる構造を有する。 （もっと読む）

【課題】光照射によって誘電率を変化させることが可能な膜、およびそれを用いた電子デバイスを提供する。
【解決手段】薄膜トランジスタ２０は、ガラス基板２１、ゲート電極２２、ゲート絶縁膜２３、半導体層（活性層）２４、ソース電極２５およびドレイン電極２６を備える。ゲート電極２２、ゲート絶縁膜２３および半導体層２４は、この順序でガラス基板２１上に積層されている。ソース電極２５およびドレイン電極２６は、半導体層２４上に形成されている。ゲート絶縁膜２３は、有機重合体と、その有機重合体中に分散された化合物とを含む溶液を、ガラス基板上に形成されたゲート絶縁膜上にスピンコート法によって塗布した。その化合物は、以下の式（１）で表される化合物および以下の（２）で表される化合物から選ばれる少なくとも１種の化合物である。［化学式（１）および（２）］
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【課題】不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル（MC）を含む。メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。第２配線（DBL）は、第１軸に沿い、第１配線と同じ膜に由来し、第１領域内のみに位置し、複数のメモリセルの第１端と接続され、隣接するメモリセル同士の間で分断されている。第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。 （もっと読む）

【課題】キャパシタ素子の配置面積低減が可能な半導体記憶装置を提供する。
【解決手段】メモリセル領域５及び周辺回路領域６を複数の素子形成領域に分離し、半導体基板１１表面より上に上面を有する素子分離絶縁膜１７と、メモリセル領域５の素子領域７上に、順に、トンネル絶縁膜１３ａ、第１下層電極層１５ａ、第１電極間絶縁膜１９ａ、及び第１上層電極層２５ａとを有するメモリセル及び選択ゲートトランジスタ４１、４３と、周辺回路領域６の素子形成領域上に、上端に凹部１８が加工された第２下層電極層１５ｂ、この凹凸面及び素子分離絶縁膜１７上に配設され、第１電極間絶縁膜１９ａと同じ膜厚の第２電極間絶縁膜１９ｂ、及び第２電極間絶縁膜１９ｂ上に第２下層電極層１５ｂに対応した凹凸の下面の第２上層電極層２５ｂを有し、凹部１８の底面が第１下層電極層１５ａの上面と同じ高さであるキャパシタ素子４５とを備える。 （もっと読む）

【課題】ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制する。
【解決手段】側壁転写プロセスで形成されたワード線をワード線引き出し部ＷＬａでループカットすると共に、ワード線引き出し部ＷＬａを半導体基板２の活性領域Ｓａ上に配設する構成であって、電極間絶縁膜４に選択ゲートトランジスタ用開口４ａを形成する際にワード線引き出し部形成領域にループカット用開口４ｂを形成しておき、電極間絶縁膜４およびゲート絶縁膜３に対して選択的にエッチングを行うことによりワード線引き出し部の上層電極および下層電極を連続的に分離しループカットできるようにした。 （もっと読む）