【課題】 プラズマＣＶＤ法により良質な結晶性珪素膜を高い成膜レートで成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成するプラズマＣＶＤ装置を用い、式Ｓｉ_ｎＨ_２ｎ＋２（ここで、ｎは２以上の数を意味する）で表される珪素化合物を含む成膜ガスを前記マイクロ波により励起してプラズマを生成させ、該プラズマを用いてプラズマＣＶＤを行うことにより被処理体の表面に結晶性珪素膜を堆積させる。 （もっと読む）

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】書き替え動作を繰り返し行っても、高抵抗状態への書き込みレベルを所望の抵抗値に制御することが可能な記憶装置、及び記憶装置の動作方法を提供する。
【解決手段】電気抵抗の状態により情報を記憶・保持する遷移金属酸化物と前記遷移金属酸化物を挟む上下電極からなる抵抗変化型記憶素子からメモリセルが構成され、前記記憶素子の抵抗値が高い状態から抵抗値が低い状態へ変化させる動作及び変化後の状態を消去動作及び消去状態と定義し、前記記憶素子の抵抗値が低い状態から抵抗値が高い状態へ変化させる動作及び変化後の状態を書き込み動作及び書き込み状態と定義したとき、前記書き込み状態の伝導機構がトンネル伝導であり、トンネル抵抗を変化させることで２値以上の書き込み状態にすることが可能である。 （もっと読む）

【課題】ＨＶ系トランジスタでの閾値電圧の上昇を防止する半導体装置とその製造方法を提供する。
【解決手段】半導体基板１０と、トランジスタ領域の半導体基板１０を素子領域に分離する素子分離絶縁膜２０４と、トランジスタ領域に設けられた複数のトランジスタと、素子分離絶縁膜２０４の下に形成された反転防止拡散層２０９とを具備し、トランジスタは、素子領域上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成され素子分離絶縁膜２０４上に延びるゲート電極２０３と、ゲート電極２０３を挟むように半導体基板１０表面に形成された拡散層１８を有し、素子分離絶縁膜２０４は、素子領域に隣接する領域２０４−１と、領域２０４−１の底部より深い底部を有する領域２０４−２とを有し、反転防止拡散層２０９は、領域２０４−２の下に形成されている。 （もっと読む）

【課題】複数のアンチヒューズ素子を同時にプログラムして処理速度を短縮する。
【解決手段】半導体記憶装置１００は、それぞれトランジスタにより構成される第１のアンチヒューズ素子（Ａ_１）および第２のアンチヒューズ素子（Ａ_３）を含む。第１のアンチヒューズ素子および第２のアンチヒューズ素子は、同時にプログラム可能に構成され、第１のアンチヒューズ素子および第２のアンチヒューズ素子は、それぞれ、基板１０２上のＰウェル１３０およびＰウェル１３４に形成され、Ｐウェル１３０とＰウェル１３４との間には、これらを分離する逆導電型のＮウェル１２２やＮウェル１２４が形成されている。 （もっと読む）

【課題】側壁転写プロセスにより複数層に形成された配線層を有する電子部品を簡便且つ安価な方法で得ること。
【解決手段】パターン２７の側壁に沿った閉ループを有する側壁膜３０を形成し、このパターン２７を除去して前記側壁膜３０を残存させた後この側壁膜３０をマスクとして下地材料を選択的に除去する側壁転写プロセスを用いて下層配線層２１を形成する第１の工程と、前記下層配線層２１の上層に、前記側壁転写プロセスを用いて１層以上の上層配線層４１，５１を他の層２２，２３，２４，４２，４３，４４を介して形成する第２の工程と、前記下層配線層２１および前記上層配線層４１，５１のそれぞれを切断するエッチングを一括で行うことにより、前記下層配線層２１と前記上層配線層４１，５１に対して閉ループカットを施す第３の工程と、を含む。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
（もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】信頼性が高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、ワード線ＷＬとビット線ＢＬとの最近接点毎に、ピラー１６ａ、１６ｂを設ける。各ピラー１６ａにおいては、ダイオード２２、バリアメタル２３、陰極電極２４、抵抗変化膜２５及び陽極電極２６をこの順に積層させる。そして、陰極電極２４をＰ型シリコンにより形成する。 （もっと読む）