半導体装置
【課題】相変化素子に対する動作マージンを向上させる。
【解決手段】例えば、相変化素子を結晶状態にするセット動作（ＳＥＴ）の際に、相変化素子に対して、始めに素子を溶融するために必要な電圧Ｖｒｅｓｅｔのパルスを印加後、続けて、Ｖｒｅｓｅｔよりも低く素子を結晶化するために必要な電圧Ｖｓｅｔのパルスを印加する。そして、この電圧Ｖｓｅｔの大きさを外気の温度に依存して変化させ、高温（ＴＨ）になる程電圧Ｖｓｅｔの大きさが小さくなるようにする。これによって、セット動作と、素子をアモルファス状態にするリセット動作（ＲＥＳＥＴ）との間の書き込み動作マージンが向上する。
【解決手段】例えば、相変化素子を結晶状態にするセット動作（ＳＥＴ）の際に、相変化素子に対して、始めに素子を溶融するために必要な電圧Ｖｒｅｓｅｔのパルスを印加後、続けて、Ｖｒｅｓｅｔよりも低く素子を結晶化するために必要な電圧Ｖｓｅｔのパルスを印加する。そして、この電圧Ｖｓｅｔの大きさを外気の温度に依存して変化させ、高温（ＴＨ）になる程電圧Ｖｓｅｔの大きさが小さくなるようにする。これによって、セット動作と、素子をアモルファス状態にするリセット動作（ＲＥＳＥＴ）との間の書き込み動作マージンが向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にオンチップメモリを有するシステムＬＳＩ（マイクロコンピュータ等）や単体の不揮発メモリといった半導体装置に関するものである。
【背景技術】
【０００２】
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。相変化メモリについては、非特許文献１や特許文献１、２で述べられている。
【０００３】
例えば非特許文献１に示されるように、相変化メモリでは、カルコゲナイド材料と呼ばれる相変化素子が状態により抵抗が異なることを利用して情報を記憶する。相変化素子の書き換えは、相変化素子に電流を流して発熱させることで行われる。このような書き換え動作には、リセット（ＲＥＳＥＴ）動作と呼ばれるものと、セット（ＳＥＴ）動作と呼ばれるものが存在する。リセット動作は、相変化素子を比較的高温に保つことで高抵抗状態（アモルファス状態）にする動作である。セット動作は、相変化素子を十分な期間で比較的低温に保つことにより低抵抗状態（結晶状態）にする動作である。なお、相変化素子の読み出しは、相変化素子の状態を変化させない範囲で電流を流し、その高抵抗／低抵抗を識別することで行われる。
【０００４】
また、特許文献１では、はじめに相変化素子を比較的高温に保ち、その後、段階的に比較的低温な状態に下げていくことによりセット動作を行なう方法が記載されている。また、特許文献２では、外気温度によって書き込み条件および読み出し条件を変える方式が記載されている。この特許文献２では、必要なセット電流やリセット電流が外気温度によって変化するため、セット電流を最大値に固定すると、外気温度によってはセット電流によって誤動作のリセットが行われ、動作マージンがなくなることが指摘されている。また、リセット電流を最大値に固定すると、外気温度によってはオーバーリセットが生じることが指摘されている。さらに、リセット状態の抵抗値が外気温度によって変化するため、読み出し判定時の動作マージンがなくなることが指摘されている。
【０００５】
そこで、これらを解決するため、メモリセル材料と同じカルコゲナイド抵抗を用いて温度センサを構成し、これによって、温度補正を行う手段が示されている。すなわち、この手段では、メモリアレイの近くに置かれた温度センサによってメモリセルの温度変化を検出し、これを反映した基準電圧を生成し、この基準電圧を用いて温度に依存する（逆比例する）セット電流、リセット電流および読み出し判定電流を生成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６４８７１１３号明細書
【特許文献２】米国特許出願公開第２００４／０１５１０２３号明細書
【非特許文献】
【０００７】
【非特許文献１】「２００２年・アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、ｐ．２０２−２０３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような相変化メモリの書き込み技術について本発明者等が検討した結果、以下のようなことが明らかとなった。
【０００９】
まず、本発明者等は、本願に先立って相変化素子の特性評価を行った結果、素子等のばらつきを考えた場合、温度補正だけでは動作マージンを確保できないことを見出した。そこで、はじめに相変化素子を比較的高温に保ちその後比較的低温に保つことによりセット動作を行う方法を検討し、外気の温度を変えて相変化素子の特性評価を行った。
【００１０】
この結果、相変化素子を比較的高温に保つ条件は、ほぼリセット時と同一書き込み条件で問題なく、印加する電流も外気の影響をほとんど受けず、動作マージンが広がることを見出した。しかしながら、比較的低温に保つ時に、外気温度によって最適な電圧・電流条件が変わることが判明した。そこで、この時に着目して温度補正を行うと動作マージンを広げることが可能となる。
【００１１】
一方、温度補正を行う方式としては、例えば、特許文献２に示されるような、相変化素子を温度センサとして利用した方式が考えられる。そうすると、相変化素子は、温度に依存して抵抗値が変化することが要求されるため、アモルファス状態であることが望ましい。しかしながら、この状態は安定した状態ではないため、時間の経過と共に温度センサ自体の特性が変化し、この誤差によって動作マージンが低下する可能性が懸念される。
【００１２】
本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は、セット動作により結晶状態となり、リセット動作によりアモルファス状態となる記憶素子と、この記憶素子に対してセット動作、リセット動作および読み出し動作を行うための各種入出力回路を有するものとなっている。そして、セット動作時に、記憶素子に対して第１パルスを印加後、連続して第２パルスを印加し、この第２パルスを外気の温度に依存して変化させるものとなっている。この２段階パルスを用いることで、セット動作に伴う書き込み電流値（電圧値）とリセット動作に伴う書き込み電流値（電圧値）の差となる動作マージンが向上し、更に、この動作マージンの温度依存に伴う低下を、第２パルスに温度補正を加えることで抑制することが可能となる。
【００１５】
なお、リセット動作に対しては、温度依存性が動作マージンに及ぼす影響が小さく、このような温度補正を加えない方が望ましい。これによって、ＭＯＳトランジスタの耐圧確保や回路面積の低減などの点でメリットが得られる。
【００１６】
また、前述したような構成は、より具体的には、第１および第２パルスを電圧パルスとした場合、第２パルスの電圧値が温度に対して負の温度特性を備えるものとなっている。また、電圧パルスの代わりに電流パルスを用いた場合も同様である。更に、第２パルスの電圧値を変化させる代わりに、パルス幅を変化させたり、または第１パルスの立ち下がり速度（傾き）を変化させることも可能である。
【００１７】
ここで、例えば電圧パルスの電圧値を変化させる方式とした場合、この電圧値を生成する回路は、温度依存性を備えた抵抗素子などを利用した方式ではなく、ＭＯＳトランジスタの温度特性を利用した方式などとした方がよい。これによって、温度に依存した電圧値を、高精度で経時的にも安定して供給することが可能となる。
【００１８】
また、本発明による半導体装置は、前述したようなセット動作、リセット動作および読み出し動作を備えた構成に対して、更にベリファイ動作を備えたものとなっている。このベリファイ動作は、リセット動作後に行われ、リセット動作に伴う記憶素子の抵抗値を判定するために行われる。このベリファイ動作は、例えば、記憶素子に電圧や電流を印加するなどで記憶素子の抵抗値に応じた電圧レベルや電流レベルを得て、このレベルと判定基準レベルとを比較することで行われる。ここで、本発明においては、この判定基準レベルに対して、前述したような温度補正を加える。
【００１９】
すなわち、リセット動作に伴う記憶素子の抵抗値は、温度依存性を備えているため、前述したような温度補正を備えたベリファイ動作を行うことで、各温度毎に異なる抵抗値を判定基準とすることが可能となる。これによって、リセット時の記憶素子の抵抗値が、リセットとして規定する抵抗値を、いかなる温度においても下回らないように制御できるため、リセット動作に伴う動作マージンが向上する。
【００２０】
一方、読み出し動作は、このベリファイ動作と同様にして行われるが、この読み出し動作における判定基準レベルには、温度補正を加えない方が望ましい。すなわち、リセット時の記憶素子の抵抗値は、時間と共に変化する（低下する）可能性が考えられるため、リセット側を判定する際の判定動作マージンを大きく確保しておくことが望ましい。読み出し動作における判定基準レベルを温度によらず一定にすると、この判定動作マージンの確保が実現可能となる。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、相変化素子に対する動作マージンを向上させることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施の形態による半導体装置において、そのメモリアレイの構成の一例を示す概略図である。
【図２】図１の半導体装置において、そのメモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）は、それぞれ異なる構成例を示すものである。
【図３】図２の記憶素子に対する書き込み動作方式の一例を説明する波形図である。
【図４】図１の半導体装置において、その動作の一例を示す波形図である。
【図５】図１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。
【図６】図５の回路例において、その制御信号の生成回路の一例を示す回路図である。
【図７】図５で使用されるトランジスタの特性を示す図である。
【図８】図５の電源回路で生成される電圧を示す図である。
【図９】本発明の一実施の形態による半導体装置において、外気温度に依存して徐冷モードを制御する際の各種方式を示すものであり、（ａ）〜（ｅ）は、それぞれ異なる方式での動作波形の一例を示す波形図である。
【図１０】本発明の一実施の形態による半導体装置において、記憶素子の各状態での抵抗値と、その温度特性の一例を示すグラフである。
【図１１】本発明の一実施の形態による半導体装置において、そのメモリアレイ構成の他の一例を示す概略図である。
【図１２】図１１の半導体装置において、その動作の一例を示す波形図である。
【図１３】図１１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。
【図１４】図１３の電源回路において、その各基準電圧発生回路の構成の一例を示す回路図である。
【図１５】図１４で使用されるトランジスタの特性を示す図である。
【図１６】図１３の電源回路で生成される電圧を示す図である。
【図１７】図１１の半導体装置において、その読み出し動作マージンについての説明図である。
【図１８】本発明の一実施の形態の半導体装置をシステムＬＳＩ（ＳＯＣ）に適用した場合の一例を示す配置図である。
【図１９】図９（ａ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２０】図９（ｂ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２１】図９（ｃ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２２】図９（ｅ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係わる半導体装置の好適ないくつかの事例につき、図面を用いて説明する。実施の形態の各機能ブロックを構成する回路素子は、特に制限がないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような一つの半導体基板上に形成される。また、図面において、ＰＭＯＳトランジスタにはゲートに丸印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。なお、図面において、ＭＯＳトランジスタの基板電位の接続は特に明記しないが、ＭＯＳトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りのない場合、信号のロウレベルを‘Ｌ’または‘０’、ハイレベルを‘Ｈ’または‘１’とする。
【００２４】
＜メモリアレイ構成＞
図１は、本発明の一実施の形態による半導体装置において、そのメモリアレイの構成の一例を示す概略図である。図２は、図１の半導体装置において、そのメモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）は、それぞれ異なる構成例を示すものである。図３は、図２の記憶素子に対する書き込み動作方式の一例を説明する波形図である。
【００２５】
図１のメモリアレイＡＲＲＡＹは、マイクロコンピュータ等にオンチップメモリとして搭載されるか、または、単体の不揮発メモリに搭載される。メモリセルアレイＭＥＭ＿ＡＲＹは、複数のワード線ＷＬと複数のビット線ＢＬより構成されており、ワード線ＷＬとビット線ＢＬの交点にメモリセルＣＥＬＬが接続されている。各メモリセルＣＥＬＬは、メモリセルＣＥＬＬ００で例示されているようにノードＮ１でワード線ＷＬと、ノードＮ２でビット線ＢＬと、ノードＮ３でソース線ＳＬ（ここでは接地電圧）と接続されている。
【００２６】
メモリセルＣＥＬＬの夫々は、図２（ａ），（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ００と記憶素子であるＰＣＭ００で構成されている。図２（ａ）は、記憶素子ＰＣＭ００の一端がノードＮ３（接地電圧）に接続された構成となっており、図２（ｂ）は、記憶素子ＰＣＭ００の一端がノードＮ２（ビット線）に接続された構成となっている。
【００２７】
記憶素子ＰＣＭ００は、たとえば相変化素子と呼ばれる素子であり、例えば、結晶状態では１０ｋΩ程度の低い抵抗で、アモルファス状態では１００ｋΩ以上の高い抵抗であることを特徴とする素子である。記憶素子ＰＣＭ００は、記憶素子に加える温度でその状態を変化させることができる。具体的には図３に示すように、高い温度を記憶素子に加えて溶融させ、急冷するリセット動作（Ｒｅｓｅｔ）によってアモルファス状態となり、低い温度を比較的長時間加えるセット動作（Ｓｅｔ）によって結晶状態となる（これを電流制御モードと呼ぶ）。一方、はじめに高い温度を記憶素子に加えて溶融させ、その後ゆっくりと冷却するセット動作によって結晶状態を形成することも可能である（これを徐冷モードと呼ぶことにする）。
【００２８】
電流制御モードでは、セット動作時に電流を流しすぎると誤リセットするのに対し、徐冷モードでは、セット動作、リセット動作とも一旦記憶素子を溶融させるため最大電流量をセット動作、リセット動作で変化させる必要はない。そのため、動作マージンが大きくなるという特徴がある。なお、素子に加える温度は、記憶素子ＰＣＭ００に流す電流値、及び、電流を流す時間を変更することにより変えることができる。
【００２９】
Ｎチャネル型ＭＯＳトランジスタＭＮ００のゲート電極には、ノードＮ１を介してワード線ＷＬが接続され、ＭＮ００は、ＷＬの選択状態ではオン状態に、非選択状態ではオフ状態となるように制御される。また、本実施の形態のメモリセルは、記憶素子ＰＣＭ００の抵抗値、言い換えれば、ビット線ＢＬからソース線ＳＬに流れる電流値の大小により情報を読み出す。従って、図２（ａ）に示すように相変化素子ＰＣＭ００の一方の端子がノードＮ３を介して接地電圧に接続されても、図２（ｂ）に示すようにＰＣＭ００の一方の端子がノードＮ２を介してビット線に接続されてもよい。本明細書では、特に言及しない限り、図２（ｂ）に示されるメモリセルを用いる。
【００３０】
ワード線ＷＬには、図１に示すように、ワードドライバ回路が接続されている。ワードドライバ回路は列状に並べられ、ワードドライバアレイＷＤ＿ＡＲＹを形成する。デコーダ回路ＡＤＥＣには、Ｘ系アドレスＸＡＤＤが入力され、ワードドライバ回路は、デコーダ回路ＡＤＥＣの出力により、ひとつのワード線ＷＬを選択する。
【００３１】
ビット線ＢＬには、読み出し用プリチャージ回路ＰＣＲが接続されている。読み出し用プリチャージ回路ＰＣＲは、行状に配置されプリチャージ回路アレイＰＣ＿ＡＲＹを構成する。具体的には、例えば、プリチャージ回路ＰＣＲ０は、Ｐチャネル型ＭＯＳトランジスタＭＰ２０で構成されており、ドレイン電極にはビット線ＢＬ０が、ゲート電極にはプリチャージ信号ＰＣ０が、ソース電極には読み出し用電源電位線Ｖｒｅａｄがそれぞれ接続される。また、読み出し用プリチャージ回路ＰＣＲは、一つおきにプリチャージ信号（ＰＣ０、ＰＣ１）に接続される。
【００３２】
ビット線ＢＬには、さらに、カラム選択回路ＹＳが接続されている。カラム選択回路ＹＳは、行状に配置されカラム選択回路アレイＹＳ＿ＡＲＹを構成する。具体的には、例えば、カラム選択回路ＹＳ０は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ３０、ＭＰ３１）で構成されており、Ｐチャネル型ＭＯＳトランジスタＭＰ３０のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号ＹＳＲ０が、ソース電極には読み出し用アンプ回路ＲＡＭＰ０がそれぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号ＹＳＷ０が、ソース電極には書き込み用アンプ回路ＷＡＭＰ０がそれぞれ接続される。
【００３３】
カラム選択回路ＹＳは、一つ置きに制御信号線（ＹＳＲ０またはＹＳＲ１と、ＹＳＷ０またはＹＳＷ１）に接続される。従って、並列して読み出し、または書き込みされるビット線ＢＬは、１つ置きに制御される。即ち、読み出し動作又は書き込み動作を行っているメモリセルに隣接するメモリセルは、必ず非選択状態となる。これにより熱を発生するメモリセルは１つ置きとなり、熱が局所的に発生することを防止でき、半導体装置の安定動作の向上を図ることができる。なお、プリチャージ信号ＰＣおよび制御信号ＹＳＲ，ＹＳＷは、Ｙ系アドレスＹＡＤＤに基づいて制御回路ＣＮＴＬを介して生成される。
【００３４】
読み出し用アンプ回路ＲＡＭＰは、ビット線ＢＬのデータを増幅し、その増幅したデータをデータバスＲＤＡＴＡへ出力する。書き込み用アンプ回路ＷＡＭＰは、データバスＷＤＡＴＡを受け、ビット線ＢＬに適切な書き込み電圧を供給する。読み出し用アンプ回路ＲＡＭＰと書き込み用アンプ回路ＷＡＭＰは、行状に並べられアンプアレイＡＭＰ＿ＡＲＹを形成する。書き込み用アンプ回路ＷＡＭＰ０は、リセット用電圧Ｖｒｅｓｅｔをビット線ＢＬに供給するＰチャネル型ＭＯＳトランジスタＭＰ４０と、セット用電圧Ｖｓｅｔをビット線にＢＬに供給するＰチャネル型ＭＯＳトランジスタＭＰ４１と、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ４０、ＭＰ４１）のゲート電極（Ｃｒｅｓｅｔ、Ｃｓｅｔ）をデータバスＷＤＡＴＡ０の値に基づいて制御する制御回路ＷＣＯＮより構成される。
【００３５】
＜動作方式＞
図４は、図１の半導体装置において、その動作の一例を示す波形図である。図４においては、ビット線ＢＬ０の電圧を見やすいように拡大して示してある。ここでは、メモリセルＣＥＬＬ００にデータ‘１’を書き込み、その後読み出しを行い、さらにデータ‘０’を書き込み、読み出す場合を例として説明する。データ‘１’とは、相変化素子をリセットし、抵抗値を１００ｋΩ〜１ＭΩとすることである。データ‘０’とは相変化素子をセットし、抵抗値を１ｋΩ〜１０ｋΩとすることである。
【００３６】
まず、データ‘１’の書き込みに伴うリセット動作ＲＥＳＥＴにおいて、アドレスＡＤＤと書き込みデータＷＤＡＴＡ０が入力される。アドレスＡＤＤは、デコーダ回路ＡＤＥＣに入力されるＸ系アドレスＸＡＤＤと、制御回路ＣＮＴＬに入力されるＹ系アドレスＹＡＤＤに分かれている。Ｘ系アドレスはデコーダ回路ＡＤＥＣでデコードされ、選択された１つのワード線ＷＬが、‘Ｌ’から‘Ｈ’に遷移する。ここでは、ワード線ＷＬ０が選択されるものとする。Ｙ系アドレスＹＡＤＤは、制御回路ＣＮＴＬでデコードされカラムを選択する信号（ＹＳＷ、ＹＳＲ）となる。ここでは、書き込み制御信号ＹＳＷ０が選択されるものとし、ＹＳＷ０が‘Ｈ’から‘Ｌ’に遷移する。
【００３７】
書き込みデータＷＤＡＴＡ０は、書き込み用アンプ回路ＷＡＭＰ０に入力され、ＷＡＭＰ０は、ＷＤＡＴＡ０が‘０’か‘１’かに応じて対応する電圧をビット線ＢＬ０に供給する。データ‘１’を書き込む場合は、ＭＰ４０がオンとなり、ビット線ＢＬ０に電圧Ｖｒｅｓｅｔが供給される。記憶素子ＰＣＭをリセットするのに十分な期間（Ｔｒｅｓｅｔ）で電圧Ｖｒｅｓｅｔを印加した後、ワード線ＷＬ０をオフし書き込み動作を終了する。以上の動作により素子は溶融後急冷されアモルファス化する。
【００３８】
続いて、メモリセルＣＥＬＬ００からの読み出し動作ＲＥＡＤにおいて、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＲ０が選択される。なお、ワード線ＷＬ０が選択される前に、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。Ｖｒｅａｄは、記憶素子を破壊せずに読み出しを行なえる電圧であるため、通常はＶｓｅｔより小さい値である。
【００３９】
その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にして、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介してソース線ＳＬ（ここでは接地電圧）へ放電させる。ここでは、メモリセルＣＥＬＬ００の記憶素子ＰＣＭがリセット状態で、その抵抗が例えば１００ｋΩ〜１ＭΩと高いため、ビット線ＢＬ０の電圧はほとんど変化しない。読み出し用アンプ回路ＲＡＭＰは、この電圧を増幅し、データバスＲＤＡＴＡ０に‘１’を出力する。
【００４０】
続いて、セット動作ＳＥＴにおいて、アドレスＡＤＤと書き込みデータＷＤＡＴＡ０が入力され、ワード線ＷＬ０と制御信号ＹＳＷ０が選択される。ここで、データ‘０’を書き込むため、書き込み用アンプ回路ＷＡＭＰ０が、まず、ビット線ＢＬ０に電圧Ｖｒｅｓｅｔを供給する。Ｖｒｅｓｅｔは記憶素子を溶融させる必要があるため、通常は電圧Ｖｓｅｔより高い電圧である。記憶素子が溶融される十分な期間（Ｔｒｅｓｅｔ）で電圧を印加した後、今度はビット線ＢＬ０にＶｓｅｔを供給する。溶融した記憶素子は、このＶｓｅｔの電圧によりゆっくりと冷却され結晶化する。結晶化に最適な温度は素子の特性によって異なるが例えば３００℃程度である。
【００４１】
ここで、記憶素子の温度は、自身で発生する電力と外気の温度に依存する。例えば外気温度が１５０℃の時には結晶化温度との差が１５０℃となるが、外気温度が−５０℃の時は差が３５０℃となり、温度差は倍以上となる。従って、結晶化温度にするために必要な電力は倍以上違うことになる。このため、外気温度が高い（ＴＨ）ときにはＶｓｅｔを室温の時（ＴＲ）の時のＶｓｅｔより低くし、外気温度が低い（ＴＬ）ときにはＶｓｅｔを高くすることにより、結晶化に最適な温度を維持する。記憶素子が結晶化される十分な時間（Ｔｓｅｔ）で電圧Ｖｓｅｔを印加した後、ワード線ＷＬ０をオフし書き込み動作を終了する。
【００４２】
なお、Ｖｒｅｓｅｔは、素子を溶融させるための電圧であり、外気温度に比べて溶融温度は非常に高く例えば６００℃であるので、Ｖｓｅｔのように外気温度に依存して電圧を変える必要はない。また、Ｖｒｅｓｅｔは、通常高い電圧となるため、例えば従来技術の特許文献２のようにこの電圧を温度に依存して変動させると、逆にＭＯＳトランジスタの耐圧を強化する必要性などが生じる恐れがある。したがって、Ｖｒｅｓｅｔには、温度補正を設けない方が望ましい。
【００４３】
続いて、メモリセルＣＥＬＬ００からの読み出し動作ＲＥＡＤにおいて、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＲ０が選択される。なお、ワード線ＷＬ０が選択される前に、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にすることで、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。ここでは、メモリセルＣＥＬＬ００の記憶素子がセット状態で、その抵抗が例えば１０ｋΩ〜１ｋΩと低いため、ビット線ＢＬ０の電圧は低下する。読み出し用アンプ回路ＲＡＭＰ０は、この電圧を増幅し、データバスＲＤＡＴＡ０に‘０’を出力する。
【００４４】
なお、図４において、例えば、Ｖｒｅｓｅｔは１．５Ｖ、Ｖｓｅｔは１．０Ｖ、Ｖｒｅａｄは０．５Ｖである。ただしＶｓｅｔは、外気の温度により電圧を変動させる。また、動作マージンを大きく拡大する為には、図４のような徐冷モードのセット動作に対して前述したような温度補正を適用することが望ましいが、はじめから比較的低温にする図２の電流制御モードのようなセット動作を用いて、これに対して温度補正を適用してもある程度の効果は得られる。
【００４５】
＜電源回路方式＞
図５は、図１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はＶＤＤ＞Ｖｒｅｓｅｔ＞Ｖｓｅｔ＞Ｖｒｅａｄの大小関係がある。ここでは、電源電圧ＶＤＤからリセット電圧Ｖｒｅｓｅｔおよびセット電圧Ｖｓｅｔを生成する電源回路について詳述する。
【００４６】
電源回路ＶＧＥＮは、例えば、リセット電源回路ＲＥＧ＿ＲＥＳＥＴ、セット電源回路ＲＥＧ＿ＳＥＴ、リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦ、セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦより構成される。リセット用電源回路ＲＥＧ＿ＲＥＳＥＴは、比較器ＣＭＰ０とＰチャネル型ＭＯＳトランジスタＭＰ５２で構成される。そして、リセット基準電圧Ｖｒｅｓｅｔ＿ｒｅｆとリセット電圧Ｖｒｅｓｅｔを比較器ＣＭＰ０で比較し、この結果に基づいて、Ｐチャネル型ＭＯＳトランジスタＭＰ５２のゲート電極をコントロールすることにより安定したリセット電圧Ｖｒｅｓｅｔを供給する。セット用電源回路ＲＥＧ＿ＳＥＴも同様に、セット基準電圧Ｖｓｅｔ＿ｒｅｆとセット電圧Ｖｓｅｔを比較器ＣＭＰ１で比較し、この結果に基づいて、Ｐチャネル型ＭＯＳトランジスタＭＰ５４のゲート電極をコントロールすることにより安定したセット電圧Ｖｓｅｔを供給する。
【００４７】
リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦは、温度によらず一定の電流Ｉ１を供給するＮチャネル型ＭＯＳトランジスタ（ＭＮ５３、ＭＮ５４、ＭＮ５５）およびＰチャネル型ＭＯＳトランジスタＭＰ５１と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５０、ＭＮ５１、ＭＮ５２）およびディプリーションＭＯＳトランジスタ（ＤＭ１０、ＤＭ１１、ＤＭ１２）より構成される。ここで、Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図７に示す。
【００４８】
ディプリーションＭＯＳトランジスタＤＭＯＳは、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ１が流れるときのゲート電圧の差がＶｒ１となっている。この特性を利用して、図５のＶＲＥＳＥＴ＿ＲＥＦは、このＶｒ１を３倍にする回路となっており、Ｖｒｅｓｅｔ＿ｒｅｆにはＶｒ１の３倍の電圧が出力される。なお、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５３、ＭＮ５４、ＭＮ５５）のゲート電極には電流Ｉ１が流れるように制御する信号ＶＮＩ１が、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲート電極には電流Ｉ１が流れるように制御する信号ＶＰＩ１がそれぞれ接続されている。
【００４９】
セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦは、ＶＲＥＳＥＴ＿ＲＥＦとほぼ同様の回路構成であるが、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５８、ＭＮ５９）およびＰチャネル型ＭＯＳトランジスタＭＰ５３は、温度特性を備えた電流Ｉ２を供給するようにそれぞれ制御信号（ＶＮＩ２、ＶＰＩ２）により制御される。電流Ｉ２は、図７に示すように、高温（ＴＨ）で、低温（ＴＬ）のときより大きな値となるように設定される。高温（ＴＨ）で電流Ｉ２がＮチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタとに流れるときのゲート電極の電位差はＶｒ２であるが、低温（ＴＬ）の時にはＶｒ１と大きな値となる。この結果、セット基準電圧Ｖｓｅｔ＿ｒｅｆには、低温（ＴＬ）ではＶｒ１の２倍の電圧が出力され、高温（ＴＨ）ではＶｒ２の２倍の電圧が出力される。
【００５０】
図６は、図５の回路例において、その制御信号（ＶＮＩ１、ＶＰＩ１、ＶＮＩ２、ＶＰＩ２）の生成回路の一例を示す回路図である。Ｎチャネル型ＭＯＳトランジスタＭＮ６０は、電流Ｉ２が流れるようにゲート長やゲート幅が設定され、ディプリーションＭＯＳトランジスタＤＭ１５は、電流Ｉ１が流れるようにゲート長やゲート幅が設定される。ここで、Ｉ２はオフ電流が主な成分であり、Ｉ１はオン電流が主な成分となっている。このため、Ｉ２は温度依存性が大きく（正の温度特性を備え）、Ｉ１は温度依存性が小さい。
【００５１】
そして、図５の回路に対して、このような電流Ｉ１を流すための制御信号（ゲート電圧）ＶＮＩ１およびＶＰＩ１が、図６のＮチャネル型ＭＯＳトランジスタＭＮ６３およびＰチャネル型ＭＯＳトランジスタＭＰ６３によって生成される。同様に、電流Ｉ２を流すための制御信号（ゲート電圧）ＶＮＩ２およびＶＰＩ２が、図６のＮチャネル型ＭＯＳトランジスタＭＮ６１およびＰチャネル型ＭＯＳトランジスタＭＰ６１によって生成される。
【００５２】
以上のような回路構成により、図８に示すようにＶｒｅｓｅｔは温度に依存せず一定となり、Ｖｓｅｔは高温で小さい値となる。なお、本実施の形態では、安定したＶｒｅｓｅｔを供給するためリセット用電源回路ＲＥＧ＿ＲＥＳＥＴを設けているが、Ｖｒｅｓｅｔは温度補正を行なう必要がないため、電源電圧ＶＤＤを使用することも可能である。これによって、Ｖｒｅｓｅｔの生成回路が必要なく、回路面積を低減できる。また、Ｖｒｅｓｅｔは、Ｖｓｅｔのように温度に依存する高精度な電圧調整を特に必要としないため、例えばバンドギャップリファレンス回路のような一般的な回路で基準電圧を生成してもよい。
【００５３】
また、Ｖｓｅｔに関しては、図５および図６で説明したようにＭＯＳトランジスタの特性を利用して温度特性を備えた基準電圧Ｖｓｅｔ＿ｒｅｆ（およびセット電圧Ｖｓｅｔ）を生成する方式となっている。この方式を用いると、経時変化による誤差がなく、温度依存性を備えた高精度な電圧を常に安定して生成することが可能となる。そして、これによって、セット動作とリセット動作間の書き込み動作マージンを常に安定して確保できる。一方、例えば従来技術の特許文献２のような相変化素子の抵抗値を利用した方式では、抵抗値に温度依存性が必要なことから、後述する図１０に示すようにアモルファス状態（リセット状態）の相変化素子を用いる必要がある。しかしながら、この状態は、時間の経過と共に結晶状態に近づくことが予想され、経時変化によって精度が低下し、動作マージンが低下する恐れがある。
【００５４】
＜その他の実施の形態＞
図１の構成例では、徐冷モードのセット動作を用いて動作マージンの拡大を実現するため、図４に示したように、はじめにＶｒｅｓｅｔを印加後にＶｓｅｔを印加し、このＶｓｅｔに温度補正を加える方式を説明した。ここでは、同様に徐冷モードの動作マージンを拡大するための、図１等とは異なる方式について説明する。
【００５５】
図９は、本発明の一実施の形態による半導体装置において、外気温度に依存して徐冷モードを制御する際の各種方式を示すものであり、（ａ）〜（ｅ）は、それぞれ異なる方式での動作波形の一例を示す波形図である。
【００５６】
図９（ａ）は、ビット線ＢＬの立ち下げ速度を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に立ち下げ速度を遅くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図１９に示すような構成を用いて実現できる。図１９は、図９（ａ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００５７】
図１９に示すメモリアレイＡＲＲＡＹ９ａは、その書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図１９の構成例では、例えば、初期のリセットによって印加したビット線ＢＬの電圧（電流）を、その後、Ｐチャネル型ＭＯＳトランジスタＭＰ９９を介して接地電圧へ接続することで、徐々に低減可能な構成となっている。そして、このＭＰ９９のゲート電圧がＶｓｅｔと同様の温度特性を備えた制御信号Ｃ＿Ｖｓｅｔによって制御される。これによって、図９（ａ）のように、高温（ＴＨ）になる程早くビット線ＢＬの電圧（電流）が低減されることになる。
【００５８】
図９（ｂ）は、ワード線の電圧を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に電圧を高くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２０に示すような構成を用いて実現できる。図２０は、図９（ｂ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００５９】
図２０に示すメモリアレイＡＲＲＡＹ９ｂは、そのワードドライバアレイＷＤ＿ＡＲＹおよび書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２０の構成例では、例えば、ＷＡＭＰ０内にＶｓｅｔを印加するＭＯＳトランジスタを備えずに、ＷＤ＿ＡＲＹ内のワードドライバＷＤ０が２段階の電圧を発生可能な構成となっている。すなわち、ＷＤ０において、初期のリセット段階のワード線ＷＬ０の電圧がＰチャネル型ＭＯＳトランジスタＭＰ１００を介して印加され、その後２段階目のＷＬ０の電圧がＰチャネル型ＭＯＳトランジスタＭＰ１０１を介して印加される。この際に、ＭＰ１０１のソース電圧は、Ｖｓｅｔと同様の温度特性を備えた電源電圧Ｖ＿Ｖｓｅｔとなっており、これによって、図９（ｂ）のように高温になる程低い電圧が印加されることになる。
【００６０】
図９（ｃ）は、ソース線ＳＬの電圧を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に電圧を低くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２１に示すような構成を用いて実現できる。図２１は、図９（ｃ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００６１】
図２１に示すメモリアレイＡＲＲＡＹ９ｃは、そのワードドライバアレイＷＤ＿ＡＲＹおよび書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２１の構成例では、例えば、ＷＡＭＰ０内にＶｓｅｔを印加するＭＯＳトランジスタを備えずに、ＷＤ＿ＡＲＹ内に、インバータ回路からなるワードドライバＷＤ０とソースドライバＳＤ０を備えた構成となっている。そして、このＳＤ０は、図８等で述べたＶｓｅｔと反対の温度特性を備えた電源電圧Ｖ＿ＩＶｓｅｔをソース線ＳＬ０に出力する構成となっている。これによって、図９（ｃ）のように高温になる程高い電圧がソース線ＳＬが印加されることになる。
【００６２】
図９（ｄ）は素子に流す電流を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に制御信号Ｃｓｅｔの電圧を低くすることによりビット線に流れる電流ＩＢＬを増やし、結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図１と同様な構成を用いて実現できる。すなわち、図１において、その制御信号Ｃｓｅｔの電圧を、図８等で述べたＶｓｅｔと反対の温度特性を備えた電圧とすればよい。
【００６３】
図９（ｅ）は、溶融時間を長くして、素子周辺を暖めることにより溶融した素子をその余熱により結晶化させる方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時にパルス幅を長くすることにより素子周辺を暖め、パルス印加後に結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２２に示すような構成を用いて実現できる。図２２は、図９（ｅ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００６４】
図２２に示すメモリアレイＡＲＲＡＹ９ｅは、その書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２２の構成例では、始めにＰチャネル型ＭＯＳトランジスタＭＰ４０を介して印加したビット線ＢＬの電圧（電流）を、その後、Ｐチャネル型ＭＯＳトランジスタＭＰ９９を介して接地電圧へ接続することで、急速に低減する構成となっている。そして、ＭＰ９９のゲート電圧は、制御回路ＷＣＯＮ内のインバータ回路ＩＮＶ１００によって駆動される。更に、このＩＮＶ１００の入力が、Ｐチャネル型ＭＯＳトランジスタＭＰ１０４によって入力され、このＭＰ１０４のゲートが、Ｖｓｅｔと同様の温度特性を備えた制御電圧Ｃ２＿Ｖｓｅｔによって駆動される。これによって、ＩＮＶ１００の入力には、正の温度特性を備えた‘Ｈ’信号が入力されるため、温度が高い程ＩＮＶ１００の‘Ｌ’へのスイッチング速度が速くなる。したがって、図９（ｅ）のように、温度が高い程、ビット線ＢＬの電圧（電流）を早く低減させることが可能となる。
【００６５】
＜相変化素子抵抗の温度特性を考慮した読み出し方式＞
図１０は、本発明の一実施の形態による半導体装置において、記憶素子の各状態での抵抗値と、その温度特性の一例を示すグラフである。記憶素子となる相変化素子の抵抗値は、温度依存性を持っており、図１０に示す例ではリセット状態での抵抗値が１桁／１００℃の温度依存性を持っている。一方、セット状態での抵抗値は、ほとんど温度依存性を持たない。ここで、リセット抵抗の目標値を例えば１００ｋΩ以上、セット抵抗の目標値を１０ｋΩ以下とする。
【００６６】
例えば、低温（ＴＬ）（例えば−２０℃）でリセットの書き込みを行なった際、書き込みばらつきにより、ある素子の抵抗値が１ＭΩ（Ｒ３）であり、別の素子の抵抗値が１００ｋΩ（Ｒ１）であったとする。いずれの場合でもリセット抵抗の目標値に達しているが、素子の温度特性のため、Ｒ１およびＲ３の素子は、高温（ＴＨ）（例えば９５℃）の状態になると抵抗値が低下してしまう。そうすると、Ｒ３の素子は、１００ｋΩに近いＲ４となるが、これは目標値の範囲内であるため問題は生じない。ところが、Ｒ１の素子は、１００ｋΩより小さいＲ２となり、目標値の範囲から外れてしまう。
【００６７】
この問題を解決するためには、いかなる温度でも抵抗がＲ３、つまり１ＭΩより大きくなるように書き込みを行なえば良い。これにより、高温（ＴＨ）の時でも必ず１００ｋΩ以上となり目標を達成できる。しかし、高温（ＴＨ）で抵抗が１ＭΩとした素子は低温（ＴＬ）では抵抗が１０ＭΩとなり、低温（ＴＬ）で１ＭΩとする場合に比べてかなり過剰な書き込みをすることになる。
【００６８】
そこで新たな方式を考案した。これは、低温（ＴＬ）では書き込む抵抗値の目標を１ＭΩ以上とし、高温（ＴＨ）では１００ｋΩとする方式である。この方式であれば、低温で書き込みを行った素子も、高温で１００ｋΩ以上となり目標の抵抗値となる。高温（ＴＨ）で書いた素子も低温（ＴＬ）時にさらに抵抗が上がるので１００ｋΩ以上となり目標の抵抗値となる。
【００６９】
このような書き込みを実現するためには、書き込みができたかベリファイを行なうことが重要となる。ベリファイ時に高温（ＴＨ）の場合、抵抗が１００ｋΩ以上かをチェックし、低温（ＴＬ）の場合、抵抗が１ＭΩ以上かをチェックする。目標に達していない場合は再度書き込み条件を変えて書き込む。これを実現するためのメモリアレイを図１１に示す。
【００７０】
図１１は、本発明の一実施の形態による半導体装置において、そのメモリアレイ構成の他の一例を示す概略図である。図１１に示すメモリアレイＡＲＲＹ１は、図１に対して、読み出し用アンプ回路ＲＡＭＰの一例を詳述した構成となっている。読み出し用アンプ回路ＲＡＭＰ０は、センスアンプ回路ＳＡとＰチャネル型ＭＯＳトランジスタ（ＭＰ４２，ＭＰ４３）で構成されている。Ｐチャネル型ＭＯＳトランジスタＭＰ４２は、通常の読み出し時にセンスアンプ回路ＳＡにリファレンス電圧Ｖｒｅｆを供給するトランジスタであり制御信号ＣＲにより制御される。Ｐチャネル型ＭＯＳトランジスタＭＰ４３は、ベリファイ時にセンスアンプ回路ＳＡにリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙを供給するトランジスタであり制御信号ＣＶにより制御される。センスアンプ活性化信号ＳＡ＿ＥＮは、センスアンプ回路ＳＡに接続される。
【００７１】
＜動作方式＞
図１２は、図１１の半導体装置において、その動作の一例を示す波形図である。リセット動作およびセット動作は図４と同一動作のため、ベリファイ動作ＶＥＲＩＦＹおよび読み出し動作ＲＥＡＤについて詳細に説明する。図１２では、メモリセルＣＥＬＬ００にデータ‘１’を書き込み、その後ベリファイを行い、さらに通常の読み出しを行い、さらにデータ‘０’を書き込み、通常の読み出しを行う場合について説明する。データ‘１’とは相変化素子をリセットし抵抗値を１００ｋΩ〜１ＭΩとすることである。データ‘０’とは相変化素子をセットし、抵抗値を１ｋΩ〜１０ｋΩとすることである。
【００７２】
まず、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＷ０が選択されてリセット動作が行われた後、同一のワード線ＷＬ０と制御信号ＹＳＲ０が選択されてメモリセルＣＥＬＬ００に書かれた値がベリファイされる。このベリファイを行う際、ワード線ＷＬ０が選択される前にプリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。
【００７３】
ここで、メモリセルＣＥＬＬ００の記憶素子は、リセット状態となっている。したがって、高温（ＴＨ）の時には１００ｋΩ以上の抵抗であれば問題なく、この値を検出することができるリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）がセンスアンプ回路ＳＡに供給され、アンプ活性化信号ＳＡ＿ＥＮによりセンスアンプ回路ＳＡが活性化される。図１２に示すように、ビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）より高ければ、リセットは正しく行なわれていることになる。この場合、ＳＡによって増幅したデータ‘１’がＲＤＡＴＡ０に出力され、この値によってベリファイが完了と判断される。
【００７４】
一方、低温（ＴＬ）の時には１ＭΩ程度の抵抗であることが必要であり、リファレンス電圧としてＶｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）より高いＶｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）がセンスアンプ回路ＳＡに供給される。図示していないがビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）より高ければ、リセットは正しく行なわれていることになる。図１２では、ビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）より低く、正しくリセットされていない場合を示している。正しくリセットされない場合は、条件を変えて再度リセットを行なう。
【００７５】
このように低温の時にリファレンス電圧を高く設定することにより、各温度での目標の抵抗値を実現できる。そして、これによって、温度に対する動作マージンを確保することが可能となる。
【００７６】
続いて通常の読み出し動作について説明する。ワード線ＷＬが選択される前にプリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。ここで、メモリセルＣＥＬＬ００の記憶素子はリセット状態である。また、リファレンス電圧として、外気の温度に依存しないＶｒｅｆをセンスアンプ回路ＳＡに供給する。この場合、ビット線ＢＬ０の電位がＶｒｅｆより高くなるため、この電位差を増幅し、データ‘１’をＲＤＡＲＡ０へ出力する。なお、この読み出し動作においては、前述したベリファイ動作によって予め抵抗値が調整させているため、温度によらず確実な読み出しデータを得ることが可能である。
【００７７】
次にセット動作ＳＥＴが行われ、その後、読み出し動作が行われる。ここで、ワード線ＷＬが選択される前にプリチャージ信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電する。メモリセルＣＥＬＬ００の記憶素子はセット状態であり、外気の温度に依存しないリファレンス電圧Ｖｒｅｆがセンスアンプ回路ＳＡに供給される。この場合、ビット線ＢＬ０の電圧がＶｒｅｆより低くなるため、この電位差を増幅し、データ‘０’をＲＤＡＲＡ０に出力する。なお、セット状態の抵抗値は、ほとんど温度依存性を備えないため、特にベリファイ動作を行わずとも温度によらず確実な読み出しデータを得ることが可能である。
【００７８】
＜電源回路方式＞
図１３は、図１１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はＶＤＤ＞Ｖｒｅｓｅｔ＞Ｖｓｅｔ＞Ｖｒｅａｄ＞Ｖｒｅｆの大小関係がある。図１３に示す電源回路ＶＧＥＮ１は、図５の電源回路ＶＧＥＮに対して、読み出し電源回路ＲＥＧ＿ＲＥＡＤ、リファレンス電源回路ＲＥＧ＿ＲＥＦ、ベリファイ時リファレンス電源回路ＲＥＧ＿ＲＥＦ＿ＶＥＲＩＦＹ、読み出し基準電圧発生回路ＶＲＥＡＤ＿ＲＥＦ、リファレンス基準電圧発生回路ＶＲＥＦ＿ＲＥＦ、ベリファイ時のリファレンス基準電圧発生回路ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦを追加した構成となっている。
【００７９】
読み出し用電源回路ＲＥＧ＿ＲＥＡＤは、比較器ＣＭＰ２とＰチャネル型ＭＯＳトランジスタＭＰ７２で構成され、読み出し基準電圧Ｖｒｅａｄ＿ｒｅｆを基に読み出し電圧Ｖｒｅａｄを供給する。リファレンス電源回路ＲＥＧ＿ＲＥＦは、比較器ＣＭＰ３とＰチャネル型ＭＯＳトランジスタＭＰ７３で構成され、リファレンス基準電圧Ｖｒｅｆ＿ｒｅｆを基にリファレンス電圧Ｖｒｅｆを供給する。ベリファイ時のリファレンス電源回路ＲＥＧ＿ＲＥＦ＿ＶＥＲＩＦＹは、比較器ＣＭＰ４とＰチャネル型ＭＯＳトランジスタＭＰ７４で構成され、ベリファイ時のリファレンス基準電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ＿ｒｅｆを基にベリファイ時のリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙを供給する。
【００８０】
図１４は、図１３の電源回路において、その各基準電圧発生回路の構成の一例を示す回路図である。リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦは、温度に依存しない電流Ｉ１を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５０、ＭＮ５１、ＭＮ５２）とディプリーションＭＯＳトランジスタ（ＤＭ１０、ＤＭ１１、ＤＭ１２）より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ１が流れるときのゲート電圧の差がＶｒ１となっている。ＶＲＥＳＥＴ＿ＲＥＦはＶｒ１を３倍にする回路となっており、Ｖｒｅｓｅｔ＿ｒｅｆにはＶｒ１の３倍の電圧が出力される。
【００８１】
セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５６、ＭＮ５７）とディプリーションＭＯＳトランジスタ（ＤＭ１３、ＤＭ１４）より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１は、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ１、高温（ＴＨ）ではＶｒ２となっている。ＶＳＥＴ＿ＲＥＦは、Ｖｒ１またはＶｒ２を２倍にする回路となっており、Ｖｓｅｔ＿ｒｅｆには低温（ＴＬ）でＶｒ１の２倍の電圧が出力され、高温（ＴＨ）でＶｒ２の２倍の電圧が出力される。
【００８２】
読み出し基準電圧発生回路ＶＲＥＡＤ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７０とディプリーションＭＯＳトランジスタＤＭ１５より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ１、高温（ＴＨ）ではＶｒ２となっている。ＶＲＥＡＤ＿ＲＥＦはＶｒ１またはＶｒ２を１倍にする回路となっており、Ｖｒｅａｄ＿ｒｅｆには低温（ＴＬ）でＶｒ１の１倍の電圧が出力され、高温（ＴＨ）でＶｒ２の１倍の電圧が出力される。
【００８３】
リファレンス基準電圧発生回路ＶＲＥＦ＿ＲＥＦは、温度に依存しない電流Ｉ３を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７１とディプリーションＭＯＳトランジスタＤＭ２１より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ｂ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ２はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ３が流れるときのゲート電圧の差がＶｒ４となっている。ＶＲＥＦ＿ＲＥＦは、Ｖｒ４を１倍にする回路となっており、Ｖｒｅｆ＿ｒｅｆにはＶｒ４の１倍の電圧が出力される。
【００８４】
ベリファイ用リファレンス基準電圧発生回路ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７２とディプリーションＭＯＳトランジスタＤＭ２２より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ｂ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ２は、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ３、高温（ＴＨ）ではＶｒ４となっている。ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦは、Ｖｒ３またはＶｒ４を１倍にする回路となっており、Ｖｒｅｆ＿ｖｅｒｉｆｙ＿ｒｅｆには低温（ＴＬ）でＶｒ３の１倍の電圧が出力され、高温（ＴＨ）でＶｒ４の１倍の電圧が出力される。
【００８５】
以上のような回路構成により、図１６に示すようにＶｒｅｓｅｔ、Ｖｒｅｆは温度に依存せず一定となり、Ｖｓｅｔ、Ｖｒｅａｄ、Ｖｒｅｆ＿ｖｅｒｉｆｙは高温で小さい値となる。なお、図５の構成と同様に、温度補正を行なう必要がないＶｒｅｓｅｔは、電源電圧ＶＤＤを使用することも可能である。
【００８６】
また、Ｖｒｅｆに関しては、温度補正を行わない方が望ましく、これによって動作マージンを確保することが可能となる。図１７は、図１１の半導体装置において、その読み出し動作マージンについての説明図である。図１７に示すように、図１０で述べた抵抗値の変化に伴い、リセット状態時の読み出し電圧は温度上昇と共に低下し、セット状態時の読み出し電圧は温度によらず一定になると考えられる。ここで、例えば従来技術の特許文献２のようにＶｒｅｆに温度補正を加えると、図１７において、読み出し判定レベルがＶｒｅｆ＿ｖのようになり、一見、低温（ＴＬ）および高温（ＴＨ）共にリセット状態との間の読み出し動作マージンが一定に保たれるように思われる。
【００８７】
しかしながら、リセット状態（アモルファス状態）は、前述したように安定状態とは言えないため、経時変化と共にこの読み出し動作マージンが低下することが予想させる。したがって、常にリセット状態との間の読み出し動作マージンを大きく確保できるようにすることが望ましい。そこで、図１７のＶｒｅｆのように読み出し判定レベルを温度によらず一定にすると、このリセット状態との間の読み出し動作マージンを大きく確保でき、また、セット状態との間の読み出し動作マージンは温度によらず一定に保てるため、安定した読み出し動作が可能となる。
【００８８】
なお、本実施の形態では、Ｖｒｅａｄも温度補正を行なっている。これは外気が高温ではリセット素子の抵抗が下がり流れる電流が増大し、また外気も高温のため素子の温度が上昇しやすく素子が結晶化する可能性が高くなるため、高温ほど電圧を低くなるようにしている。
【００８９】
図１８は、本発明の一実施の形態の半導体装置をシステムＬＳＩ（ＳＯＣ）に適用した場合の一例を示す配置図である。図１８は、例えば画像処理を行うシステムＬＳＩ（ＳＯＣ）となっている。その構成は、特に制限はされないものの、中央処理装置ＣＰＵ、相変化メモリＰＣＭ、揮発性メモリＲＡＭ、画像処理アクセラレータＡＣＣ、画像圧縮処理部ＪＰＥＧ、３Ｄグラフィックアクセラレータ３ＤＧ＿ＡＣＣ、周辺回路ＰＥＲＩ、カメラ用ディジタル信号処理回路ＤＳＰなどを含み、公知の半導体製造技術により１つの半導体基板上に形成される。
【００９０】
ＡＣＣおよび３ＤＧ＿ＡＣＣは、画像や３Ｄグラフィックを表示する際の各種計算処理を行う。ＪＰＥＧは、画像の圧縮および伸長といった処理を行う。ＤＳＰは、画像撮影する際の各種ディジタル信号処理を行う。なお、このようなアクセラレータおよびＤＳＰは、ＣＰＵの処理を補助するものとなっている。ＰＥＲＩは、チップ全体の制御や外部とのデータ入出力などを行う。
【００９１】
ＰＣＭは、これまでの説明で示したような構成を備え、例えば、ＣＰＵに隣接して配置される。そして、ＰＣＭ内には、図５および図６、または図１３で前述したような温度補正機能を備えた電源回路ＶＧＥＮが配置される。ここで、ＶＧＥＮは、ＰＣＭ内で、ＣＰＵやアクセラレータなどの演算処理部から最も離れた位置に配置されている。すなわち、これらの演算処理部（特にＣＰＵ）が、その電力消費によって高温となる一方、ＰＣＭ内では、温度補正によって高温になる程セット動作の書き込み電流が低下することになる。そうすると、過剰な温度補正により書き込み電流が不足するという最悪の事態を避けるためには、ＰＣＭ内のメモリセルアレイの温度を反映できる場所で、その中でもできるだけ低温となる箇所にＶＧＥＮを配置することが望ましい。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
例えば、前述したような温度補正機能を利用することにより、リセット素子の抵抗の温度勾配が素子によってばらつきがある場合に、特に低温（ＴＬ）で書き込みを行ない、高温（ＴＨ）で読むことにより、想定した以上の温度勾配を持つ素子を出荷のテスト時に不良ビットとして選別できる。また、エラー訂正回路を搭載して、温度変化に対してエラーが生じてしまう素子を救済することも効果的である。また、相変化素子を使用する環境温度が常に一定の場合は、特に書き込み動作に温度特性を持たせる必要がないが、本発明を適用しても問題は生じない。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、例えばモバイル機器を代表とする、あらゆる温度条件で使用される可能性がある製品において、それに搭載されるシステムＬＳＩ（ＳＯＣ）のオンチップメモリとして適用して特に有益な技術であり、これに限らず、各分野で使用されるシステムＬＳＩまたはマイクロコンピュータや、単体のメモリ製品等に対しても広く適用可能である。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にオンチップメモリを有するシステムＬＳＩ（マイクロコンピュータ等）や単体の不揮発メモリといった半導体装置に関するものである。
【背景技術】
【０００２】
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。相変化メモリについては、非特許文献１や特許文献１、２で述べられている。
【０００３】
例えば非特許文献１に示されるように、相変化メモリでは、カルコゲナイド材料と呼ばれる相変化素子が状態により抵抗が異なることを利用して情報を記憶する。相変化素子の書き換えは、相変化素子に電流を流して発熱させることで行われる。このような書き換え動作には、リセット（ＲＥＳＥＴ）動作と呼ばれるものと、セット（ＳＥＴ）動作と呼ばれるものが存在する。リセット動作は、相変化素子を比較的高温に保つことで高抵抗状態（アモルファス状態）にする動作である。セット動作は、相変化素子を十分な期間で比較的低温に保つことにより低抵抗状態（結晶状態）にする動作である。なお、相変化素子の読み出しは、相変化素子の状態を変化させない範囲で電流を流し、その高抵抗／低抵抗を識別することで行われる。
【０００４】
また、特許文献１では、はじめに相変化素子を比較的高温に保ち、その後、段階的に比較的低温な状態に下げていくことによりセット動作を行なう方法が記載されている。また、特許文献２では、外気温度によって書き込み条件および読み出し条件を変える方式が記載されている。この特許文献２では、必要なセット電流やリセット電流が外気温度によって変化するため、セット電流を最大値に固定すると、外気温度によってはセット電流によって誤動作のリセットが行われ、動作マージンがなくなることが指摘されている。また、リセット電流を最大値に固定すると、外気温度によってはオーバーリセットが生じることが指摘されている。さらに、リセット状態の抵抗値が外気温度によって変化するため、読み出し判定時の動作マージンがなくなることが指摘されている。
【０００５】
そこで、これらを解決するため、メモリセル材料と同じカルコゲナイド抵抗を用いて温度センサを構成し、これによって、温度補正を行う手段が示されている。すなわち、この手段では、メモリアレイの近くに置かれた温度センサによってメモリセルの温度変化を検出し、これを反映した基準電圧を生成し、この基準電圧を用いて温度に依存する（逆比例する）セット電流、リセット電流および読み出し判定電流を生成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６４８７１１３号明細書
【特許文献２】米国特許出願公開第２００４／０１５１０２３号明細書
【非特許文献】
【０００７】
【非特許文献１】「２００２年・アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（2002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers）」、ｐ．２０２−２０３
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような相変化メモリの書き込み技術について本発明者等が検討した結果、以下のようなことが明らかとなった。
【０００９】
まず、本発明者等は、本願に先立って相変化素子の特性評価を行った結果、素子等のばらつきを考えた場合、温度補正だけでは動作マージンを確保できないことを見出した。そこで、はじめに相変化素子を比較的高温に保ちその後比較的低温に保つことによりセット動作を行う方法を検討し、外気の温度を変えて相変化素子の特性評価を行った。
【００１０】
この結果、相変化素子を比較的高温に保つ条件は、ほぼリセット時と同一書き込み条件で問題なく、印加する電流も外気の影響をほとんど受けず、動作マージンが広がることを見出した。しかしながら、比較的低温に保つ時に、外気温度によって最適な電圧・電流条件が変わることが判明した。そこで、この時に着目して温度補正を行うと動作マージンを広げることが可能となる。
【００１１】
一方、温度補正を行う方式としては、例えば、特許文献２に示されるような、相変化素子を温度センサとして利用した方式が考えられる。そうすると、相変化素子は、温度に依存して抵抗値が変化することが要求されるため、アモルファス状態であることが望ましい。しかしながら、この状態は安定した状態ではないため、時間の経過と共に温度センサ自体の特性が変化し、この誤差によって動作マージンが低下する可能性が懸念される。
【００１２】
本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は、セット動作により結晶状態となり、リセット動作によりアモルファス状態となる記憶素子と、この記憶素子に対してセット動作、リセット動作および読み出し動作を行うための各種入出力回路を有するものとなっている。そして、セット動作時に、記憶素子に対して第１パルスを印加後、連続して第２パルスを印加し、この第２パルスを外気の温度に依存して変化させるものとなっている。この２段階パルスを用いることで、セット動作に伴う書き込み電流値（電圧値）とリセット動作に伴う書き込み電流値（電圧値）の差となる動作マージンが向上し、更に、この動作マージンの温度依存に伴う低下を、第２パルスに温度補正を加えることで抑制することが可能となる。
【００１５】
なお、リセット動作に対しては、温度依存性が動作マージンに及ぼす影響が小さく、このような温度補正を加えない方が望ましい。これによって、ＭＯＳトランジスタの耐圧確保や回路面積の低減などの点でメリットが得られる。
【００１６】
また、前述したような構成は、より具体的には、第１および第２パルスを電圧パルスとした場合、第２パルスの電圧値が温度に対して負の温度特性を備えるものとなっている。また、電圧パルスの代わりに電流パルスを用いた場合も同様である。更に、第２パルスの電圧値を変化させる代わりに、パルス幅を変化させたり、または第１パルスの立ち下がり速度（傾き）を変化させることも可能である。
【００１７】
ここで、例えば電圧パルスの電圧値を変化させる方式とした場合、この電圧値を生成する回路は、温度依存性を備えた抵抗素子などを利用した方式ではなく、ＭＯＳトランジスタの温度特性を利用した方式などとした方がよい。これによって、温度に依存した電圧値を、高精度で経時的にも安定して供給することが可能となる。
【００１８】
また、本発明による半導体装置は、前述したようなセット動作、リセット動作および読み出し動作を備えた構成に対して、更にベリファイ動作を備えたものとなっている。このベリファイ動作は、リセット動作後に行われ、リセット動作に伴う記憶素子の抵抗値を判定するために行われる。このベリファイ動作は、例えば、記憶素子に電圧や電流を印加するなどで記憶素子の抵抗値に応じた電圧レベルや電流レベルを得て、このレベルと判定基準レベルとを比較することで行われる。ここで、本発明においては、この判定基準レベルに対して、前述したような温度補正を加える。
【００１９】
すなわち、リセット動作に伴う記憶素子の抵抗値は、温度依存性を備えているため、前述したような温度補正を備えたベリファイ動作を行うことで、各温度毎に異なる抵抗値を判定基準とすることが可能となる。これによって、リセット時の記憶素子の抵抗値が、リセットとして規定する抵抗値を、いかなる温度においても下回らないように制御できるため、リセット動作に伴う動作マージンが向上する。
【００２０】
一方、読み出し動作は、このベリファイ動作と同様にして行われるが、この読み出し動作における判定基準レベルには、温度補正を加えない方が望ましい。すなわち、リセット時の記憶素子の抵抗値は、時間と共に変化する（低下する）可能性が考えられるため、リセット側を判定する際の判定動作マージンを大きく確保しておくことが望ましい。読み出し動作における判定基準レベルを温度によらず一定にすると、この判定動作マージンの確保が実現可能となる。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、相変化素子に対する動作マージンを向上させることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施の形態による半導体装置において、そのメモリアレイの構成の一例を示す概略図である。
【図２】図１の半導体装置において、そのメモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）は、それぞれ異なる構成例を示すものである。
【図３】図２の記憶素子に対する書き込み動作方式の一例を説明する波形図である。
【図４】図１の半導体装置において、その動作の一例を示す波形図である。
【図５】図１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。
【図６】図５の回路例において、その制御信号の生成回路の一例を示す回路図である。
【図７】図５で使用されるトランジスタの特性を示す図である。
【図８】図５の電源回路で生成される電圧を示す図である。
【図９】本発明の一実施の形態による半導体装置において、外気温度に依存して徐冷モードを制御する際の各種方式を示すものであり、（ａ）〜（ｅ）は、それぞれ異なる方式での動作波形の一例を示す波形図である。
【図１０】本発明の一実施の形態による半導体装置において、記憶素子の各状態での抵抗値と、その温度特性の一例を示すグラフである。
【図１１】本発明の一実施の形態による半導体装置において、そのメモリアレイ構成の他の一例を示す概略図である。
【図１２】図１１の半導体装置において、その動作の一例を示す波形図である。
【図１３】図１１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。
【図１４】図１３の電源回路において、その各基準電圧発生回路の構成の一例を示す回路図である。
【図１５】図１４で使用されるトランジスタの特性を示す図である。
【図１６】図１３の電源回路で生成される電圧を示す図である。
【図１７】図１１の半導体装置において、その読み出し動作マージンについての説明図である。
【図１８】本発明の一実施の形態の半導体装置をシステムＬＳＩ（ＳＯＣ）に適用した場合の一例を示す配置図である。
【図１９】図９（ａ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２０】図９（ｂ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２１】図９（ｃ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【図２２】図９（ｅ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【発明を実施するための形態】
【００２３】
以下、本発明に係わる半導体装置の好適ないくつかの事例につき、図面を用いて説明する。実施の形態の各機能ブロックを構成する回路素子は、特に制限がないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような一つの半導体基板上に形成される。また、図面において、ＰＭＯＳトランジスタにはゲートに丸印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。なお、図面において、ＭＯＳトランジスタの基板電位の接続は特に明記しないが、ＭＯＳトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りのない場合、信号のロウレベルを‘Ｌ’または‘０’、ハイレベルを‘Ｈ’または‘１’とする。
【００２４】
＜メモリアレイ構成＞
図１は、本発明の一実施の形態による半導体装置において、そのメモリアレイの構成の一例を示す概略図である。図２は、図１の半導体装置において、そのメモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）は、それぞれ異なる構成例を示すものである。図３は、図２の記憶素子に対する書き込み動作方式の一例を説明する波形図である。
【００２５】
図１のメモリアレイＡＲＲＡＹは、マイクロコンピュータ等にオンチップメモリとして搭載されるか、または、単体の不揮発メモリに搭載される。メモリセルアレイＭＥＭ＿ＡＲＹは、複数のワード線ＷＬと複数のビット線ＢＬより構成されており、ワード線ＷＬとビット線ＢＬの交点にメモリセルＣＥＬＬが接続されている。各メモリセルＣＥＬＬは、メモリセルＣＥＬＬ００で例示されているようにノードＮ１でワード線ＷＬと、ノードＮ２でビット線ＢＬと、ノードＮ３でソース線ＳＬ（ここでは接地電圧）と接続されている。
【００２６】
メモリセルＣＥＬＬの夫々は、図２（ａ），（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタＭＮ００と記憶素子であるＰＣＭ００で構成されている。図２（ａ）は、記憶素子ＰＣＭ００の一端がノードＮ３（接地電圧）に接続された構成となっており、図２（ｂ）は、記憶素子ＰＣＭ００の一端がノードＮ２（ビット線）に接続された構成となっている。
【００２７】
記憶素子ＰＣＭ００は、たとえば相変化素子と呼ばれる素子であり、例えば、結晶状態では１０ｋΩ程度の低い抵抗で、アモルファス状態では１００ｋΩ以上の高い抵抗であることを特徴とする素子である。記憶素子ＰＣＭ００は、記憶素子に加える温度でその状態を変化させることができる。具体的には図３に示すように、高い温度を記憶素子に加えて溶融させ、急冷するリセット動作（Ｒｅｓｅｔ）によってアモルファス状態となり、低い温度を比較的長時間加えるセット動作（Ｓｅｔ）によって結晶状態となる（これを電流制御モードと呼ぶ）。一方、はじめに高い温度を記憶素子に加えて溶融させ、その後ゆっくりと冷却するセット動作によって結晶状態を形成することも可能である（これを徐冷モードと呼ぶことにする）。
【００２８】
電流制御モードでは、セット動作時に電流を流しすぎると誤リセットするのに対し、徐冷モードでは、セット動作、リセット動作とも一旦記憶素子を溶融させるため最大電流量をセット動作、リセット動作で変化させる必要はない。そのため、動作マージンが大きくなるという特徴がある。なお、素子に加える温度は、記憶素子ＰＣＭ００に流す電流値、及び、電流を流す時間を変更することにより変えることができる。
【００２９】
Ｎチャネル型ＭＯＳトランジスタＭＮ００のゲート電極には、ノードＮ１を介してワード線ＷＬが接続され、ＭＮ００は、ＷＬの選択状態ではオン状態に、非選択状態ではオフ状態となるように制御される。また、本実施の形態のメモリセルは、記憶素子ＰＣＭ００の抵抗値、言い換えれば、ビット線ＢＬからソース線ＳＬに流れる電流値の大小により情報を読み出す。従って、図２（ａ）に示すように相変化素子ＰＣＭ００の一方の端子がノードＮ３を介して接地電圧に接続されても、図２（ｂ）に示すようにＰＣＭ００の一方の端子がノードＮ２を介してビット線に接続されてもよい。本明細書では、特に言及しない限り、図２（ｂ）に示されるメモリセルを用いる。
【００３０】
ワード線ＷＬには、図１に示すように、ワードドライバ回路が接続されている。ワードドライバ回路は列状に並べられ、ワードドライバアレイＷＤ＿ＡＲＹを形成する。デコーダ回路ＡＤＥＣには、Ｘ系アドレスＸＡＤＤが入力され、ワードドライバ回路は、デコーダ回路ＡＤＥＣの出力により、ひとつのワード線ＷＬを選択する。
【００３１】
ビット線ＢＬには、読み出し用プリチャージ回路ＰＣＲが接続されている。読み出し用プリチャージ回路ＰＣＲは、行状に配置されプリチャージ回路アレイＰＣ＿ＡＲＹを構成する。具体的には、例えば、プリチャージ回路ＰＣＲ０は、Ｐチャネル型ＭＯＳトランジスタＭＰ２０で構成されており、ドレイン電極にはビット線ＢＬ０が、ゲート電極にはプリチャージ信号ＰＣ０が、ソース電極には読み出し用電源電位線Ｖｒｅａｄがそれぞれ接続される。また、読み出し用プリチャージ回路ＰＣＲは、一つおきにプリチャージ信号（ＰＣ０、ＰＣ１）に接続される。
【００３２】
ビット線ＢＬには、さらに、カラム選択回路ＹＳが接続されている。カラム選択回路ＹＳは、行状に配置されカラム選択回路アレイＹＳ＿ＡＲＹを構成する。具体的には、例えば、カラム選択回路ＹＳ０は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ３０、ＭＰ３１）で構成されており、Ｐチャネル型ＭＯＳトランジスタＭＰ３０のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号ＹＳＲ０が、ソース電極には読み出し用アンプ回路ＲＡＭＰ０がそれぞれ接続される。また、Ｐチャネル型ＭＯＳトランジスタＭＰ３１のドレイン電極にはビット線ＢＬ０が、ゲート電極には制御信号ＹＳＷ０が、ソース電極には書き込み用アンプ回路ＷＡＭＰ０がそれぞれ接続される。
【００３３】
カラム選択回路ＹＳは、一つ置きに制御信号線（ＹＳＲ０またはＹＳＲ１と、ＹＳＷ０またはＹＳＷ１）に接続される。従って、並列して読み出し、または書き込みされるビット線ＢＬは、１つ置きに制御される。即ち、読み出し動作又は書き込み動作を行っているメモリセルに隣接するメモリセルは、必ず非選択状態となる。これにより熱を発生するメモリセルは１つ置きとなり、熱が局所的に発生することを防止でき、半導体装置の安定動作の向上を図ることができる。なお、プリチャージ信号ＰＣおよび制御信号ＹＳＲ，ＹＳＷは、Ｙ系アドレスＹＡＤＤに基づいて制御回路ＣＮＴＬを介して生成される。
【００３４】
読み出し用アンプ回路ＲＡＭＰは、ビット線ＢＬのデータを増幅し、その増幅したデータをデータバスＲＤＡＴＡへ出力する。書き込み用アンプ回路ＷＡＭＰは、データバスＷＤＡＴＡを受け、ビット線ＢＬに適切な書き込み電圧を供給する。読み出し用アンプ回路ＲＡＭＰと書き込み用アンプ回路ＷＡＭＰは、行状に並べられアンプアレイＡＭＰ＿ＡＲＹを形成する。書き込み用アンプ回路ＷＡＭＰ０は、リセット用電圧Ｖｒｅｓｅｔをビット線ＢＬに供給するＰチャネル型ＭＯＳトランジスタＭＰ４０と、セット用電圧Ｖｓｅｔをビット線にＢＬに供給するＰチャネル型ＭＯＳトランジスタＭＰ４１と、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ４０、ＭＰ４１）のゲート電極（Ｃｒｅｓｅｔ、Ｃｓｅｔ）をデータバスＷＤＡＴＡ０の値に基づいて制御する制御回路ＷＣＯＮより構成される。
【００３５】
＜動作方式＞
図４は、図１の半導体装置において、その動作の一例を示す波形図である。図４においては、ビット線ＢＬ０の電圧を見やすいように拡大して示してある。ここでは、メモリセルＣＥＬＬ００にデータ‘１’を書き込み、その後読み出しを行い、さらにデータ‘０’を書き込み、読み出す場合を例として説明する。データ‘１’とは、相変化素子をリセットし、抵抗値を１００ｋΩ〜１ＭΩとすることである。データ‘０’とは相変化素子をセットし、抵抗値を１ｋΩ〜１０ｋΩとすることである。
【００３６】
まず、データ‘１’の書き込みに伴うリセット動作ＲＥＳＥＴにおいて、アドレスＡＤＤと書き込みデータＷＤＡＴＡ０が入力される。アドレスＡＤＤは、デコーダ回路ＡＤＥＣに入力されるＸ系アドレスＸＡＤＤと、制御回路ＣＮＴＬに入力されるＹ系アドレスＹＡＤＤに分かれている。Ｘ系アドレスはデコーダ回路ＡＤＥＣでデコードされ、選択された１つのワード線ＷＬが、‘Ｌ’から‘Ｈ’に遷移する。ここでは、ワード線ＷＬ０が選択されるものとする。Ｙ系アドレスＹＡＤＤは、制御回路ＣＮＴＬでデコードされカラムを選択する信号（ＹＳＷ、ＹＳＲ）となる。ここでは、書き込み制御信号ＹＳＷ０が選択されるものとし、ＹＳＷ０が‘Ｈ’から‘Ｌ’に遷移する。
【００３７】
書き込みデータＷＤＡＴＡ０は、書き込み用アンプ回路ＷＡＭＰ０に入力され、ＷＡＭＰ０は、ＷＤＡＴＡ０が‘０’か‘１’かに応じて対応する電圧をビット線ＢＬ０に供給する。データ‘１’を書き込む場合は、ＭＰ４０がオンとなり、ビット線ＢＬ０に電圧Ｖｒｅｓｅｔが供給される。記憶素子ＰＣＭをリセットするのに十分な期間（Ｔｒｅｓｅｔ）で電圧Ｖｒｅｓｅｔを印加した後、ワード線ＷＬ０をオフし書き込み動作を終了する。以上の動作により素子は溶融後急冷されアモルファス化する。
【００３８】
続いて、メモリセルＣＥＬＬ００からの読み出し動作ＲＥＡＤにおいて、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＲ０が選択される。なお、ワード線ＷＬ０が選択される前に、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。Ｖｒｅａｄは、記憶素子を破壊せずに読み出しを行なえる電圧であるため、通常はＶｓｅｔより小さい値である。
【００３９】
その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にして、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介してソース線ＳＬ（ここでは接地電圧）へ放電させる。ここでは、メモリセルＣＥＬＬ００の記憶素子ＰＣＭがリセット状態で、その抵抗が例えば１００ｋΩ〜１ＭΩと高いため、ビット線ＢＬ０の電圧はほとんど変化しない。読み出し用アンプ回路ＲＡＭＰは、この電圧を増幅し、データバスＲＤＡＴＡ０に‘１’を出力する。
【００４０】
続いて、セット動作ＳＥＴにおいて、アドレスＡＤＤと書き込みデータＷＤＡＴＡ０が入力され、ワード線ＷＬ０と制御信号ＹＳＷ０が選択される。ここで、データ‘０’を書き込むため、書き込み用アンプ回路ＷＡＭＰ０が、まず、ビット線ＢＬ０に電圧Ｖｒｅｓｅｔを供給する。Ｖｒｅｓｅｔは記憶素子を溶融させる必要があるため、通常は電圧Ｖｓｅｔより高い電圧である。記憶素子が溶融される十分な期間（Ｔｒｅｓｅｔ）で電圧を印加した後、今度はビット線ＢＬ０にＶｓｅｔを供給する。溶融した記憶素子は、このＶｓｅｔの電圧によりゆっくりと冷却され結晶化する。結晶化に最適な温度は素子の特性によって異なるが例えば３００℃程度である。
【００４１】
ここで、記憶素子の温度は、自身で発生する電力と外気の温度に依存する。例えば外気温度が１５０℃の時には結晶化温度との差が１５０℃となるが、外気温度が−５０℃の時は差が３５０℃となり、温度差は倍以上となる。従って、結晶化温度にするために必要な電力は倍以上違うことになる。このため、外気温度が高い（ＴＨ）ときにはＶｓｅｔを室温の時（ＴＲ）の時のＶｓｅｔより低くし、外気温度が低い（ＴＬ）ときにはＶｓｅｔを高くすることにより、結晶化に最適な温度を維持する。記憶素子が結晶化される十分な時間（Ｔｓｅｔ）で電圧Ｖｓｅｔを印加した後、ワード線ＷＬ０をオフし書き込み動作を終了する。
【００４２】
なお、Ｖｒｅｓｅｔは、素子を溶融させるための電圧であり、外気温度に比べて溶融温度は非常に高く例えば６００℃であるので、Ｖｓｅｔのように外気温度に依存して電圧を変える必要はない。また、Ｖｒｅｓｅｔは、通常高い電圧となるため、例えば従来技術の特許文献２のようにこの電圧を温度に依存して変動させると、逆にＭＯＳトランジスタの耐圧を強化する必要性などが生じる恐れがある。したがって、Ｖｒｅｓｅｔには、温度補正を設けない方が望ましい。
【００４３】
続いて、メモリセルＣＥＬＬ００からの読み出し動作ＲＥＡＤにおいて、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＲ０が選択される。なお、ワード線ＷＬ０が選択される前に、プリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にすることで、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。ここでは、メモリセルＣＥＬＬ００の記憶素子がセット状態で、その抵抗が例えば１０ｋΩ〜１ｋΩと低いため、ビット線ＢＬ０の電圧は低下する。読み出し用アンプ回路ＲＡＭＰ０は、この電圧を増幅し、データバスＲＤＡＴＡ０に‘０’を出力する。
【００４４】
なお、図４において、例えば、Ｖｒｅｓｅｔは１．５Ｖ、Ｖｓｅｔは１．０Ｖ、Ｖｒｅａｄは０．５Ｖである。ただしＶｓｅｔは、外気の温度により電圧を変動させる。また、動作マージンを大きく拡大する為には、図４のような徐冷モードのセット動作に対して前述したような温度補正を適用することが望ましいが、はじめから比較的低温にする図２の電流制御モードのようなセット動作を用いて、これに対して温度補正を適用してもある程度の効果は得られる。
【００４５】
＜電源回路方式＞
図５は、図１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はＶＤＤ＞Ｖｒｅｓｅｔ＞Ｖｓｅｔ＞Ｖｒｅａｄの大小関係がある。ここでは、電源電圧ＶＤＤからリセット電圧Ｖｒｅｓｅｔおよびセット電圧Ｖｓｅｔを生成する電源回路について詳述する。
【００４６】
電源回路ＶＧＥＮは、例えば、リセット電源回路ＲＥＧ＿ＲＥＳＥＴ、セット電源回路ＲＥＧ＿ＳＥＴ、リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦ、セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦより構成される。リセット用電源回路ＲＥＧ＿ＲＥＳＥＴは、比較器ＣＭＰ０とＰチャネル型ＭＯＳトランジスタＭＰ５２で構成される。そして、リセット基準電圧Ｖｒｅｓｅｔ＿ｒｅｆとリセット電圧Ｖｒｅｓｅｔを比較器ＣＭＰ０で比較し、この結果に基づいて、Ｐチャネル型ＭＯＳトランジスタＭＰ５２のゲート電極をコントロールすることにより安定したリセット電圧Ｖｒｅｓｅｔを供給する。セット用電源回路ＲＥＧ＿ＳＥＴも同様に、セット基準電圧Ｖｓｅｔ＿ｒｅｆとセット電圧Ｖｓｅｔを比較器ＣＭＰ１で比較し、この結果に基づいて、Ｐチャネル型ＭＯＳトランジスタＭＰ５４のゲート電極をコントロールすることにより安定したセット電圧Ｖｓｅｔを供給する。
【００４７】
リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦは、温度によらず一定の電流Ｉ１を供給するＮチャネル型ＭＯＳトランジスタ（ＭＮ５３、ＭＮ５４、ＭＮ５５）およびＰチャネル型ＭＯＳトランジスタＭＰ５１と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５０、ＭＮ５１、ＭＮ５２）およびディプリーションＭＯＳトランジスタ（ＤＭ１０、ＤＭ１１、ＤＭ１２）より構成される。ここで、Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図７に示す。
【００４８】
ディプリーションＭＯＳトランジスタＤＭＯＳは、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ１が流れるときのゲート電圧の差がＶｒ１となっている。この特性を利用して、図５のＶＲＥＳＥＴ＿ＲＥＦは、このＶｒ１を３倍にする回路となっており、Ｖｒｅｓｅｔ＿ｒｅｆにはＶｒ１の３倍の電圧が出力される。なお、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５３、ＭＮ５４、ＭＮ５５）のゲート電極には電流Ｉ１が流れるように制御する信号ＶＮＩ１が、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲート電極には電流Ｉ１が流れるように制御する信号ＶＰＩ１がそれぞれ接続されている。
【００４９】
セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦは、ＶＲＥＳＥＴ＿ＲＥＦとほぼ同様の回路構成であるが、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ５８、ＭＮ５９）およびＰチャネル型ＭＯＳトランジスタＭＰ５３は、温度特性を備えた電流Ｉ２を供給するようにそれぞれ制御信号（ＶＮＩ２、ＶＰＩ２）により制御される。電流Ｉ２は、図７に示すように、高温（ＴＨ）で、低温（ＴＬ）のときより大きな値となるように設定される。高温（ＴＨ）で電流Ｉ２がＮチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタとに流れるときのゲート電極の電位差はＶｒ２であるが、低温（ＴＬ）の時にはＶｒ１と大きな値となる。この結果、セット基準電圧Ｖｓｅｔ＿ｒｅｆには、低温（ＴＬ）ではＶｒ１の２倍の電圧が出力され、高温（ＴＨ）ではＶｒ２の２倍の電圧が出力される。
【００５０】
図６は、図５の回路例において、その制御信号（ＶＮＩ１、ＶＰＩ１、ＶＮＩ２、ＶＰＩ２）の生成回路の一例を示す回路図である。Ｎチャネル型ＭＯＳトランジスタＭＮ６０は、電流Ｉ２が流れるようにゲート長やゲート幅が設定され、ディプリーションＭＯＳトランジスタＤＭ１５は、電流Ｉ１が流れるようにゲート長やゲート幅が設定される。ここで、Ｉ２はオフ電流が主な成分であり、Ｉ１はオン電流が主な成分となっている。このため、Ｉ２は温度依存性が大きく（正の温度特性を備え）、Ｉ１は温度依存性が小さい。
【００５１】
そして、図５の回路に対して、このような電流Ｉ１を流すための制御信号（ゲート電圧）ＶＮＩ１およびＶＰＩ１が、図６のＮチャネル型ＭＯＳトランジスタＭＮ６３およびＰチャネル型ＭＯＳトランジスタＭＰ６３によって生成される。同様に、電流Ｉ２を流すための制御信号（ゲート電圧）ＶＮＩ２およびＶＰＩ２が、図６のＮチャネル型ＭＯＳトランジスタＭＮ６１およびＰチャネル型ＭＯＳトランジスタＭＰ６１によって生成される。
【００５２】
以上のような回路構成により、図８に示すようにＶｒｅｓｅｔは温度に依存せず一定となり、Ｖｓｅｔは高温で小さい値となる。なお、本実施の形態では、安定したＶｒｅｓｅｔを供給するためリセット用電源回路ＲＥＧ＿ＲＥＳＥＴを設けているが、Ｖｒｅｓｅｔは温度補正を行なう必要がないため、電源電圧ＶＤＤを使用することも可能である。これによって、Ｖｒｅｓｅｔの生成回路が必要なく、回路面積を低減できる。また、Ｖｒｅｓｅｔは、Ｖｓｅｔのように温度に依存する高精度な電圧調整を特に必要としないため、例えばバンドギャップリファレンス回路のような一般的な回路で基準電圧を生成してもよい。
【００５３】
また、Ｖｓｅｔに関しては、図５および図６で説明したようにＭＯＳトランジスタの特性を利用して温度特性を備えた基準電圧Ｖｓｅｔ＿ｒｅｆ（およびセット電圧Ｖｓｅｔ）を生成する方式となっている。この方式を用いると、経時変化による誤差がなく、温度依存性を備えた高精度な電圧を常に安定して生成することが可能となる。そして、これによって、セット動作とリセット動作間の書き込み動作マージンを常に安定して確保できる。一方、例えば従来技術の特許文献２のような相変化素子の抵抗値を利用した方式では、抵抗値に温度依存性が必要なことから、後述する図１０に示すようにアモルファス状態（リセット状態）の相変化素子を用いる必要がある。しかしながら、この状態は、時間の経過と共に結晶状態に近づくことが予想され、経時変化によって精度が低下し、動作マージンが低下する恐れがある。
【００５４】
＜その他の実施の形態＞
図１の構成例では、徐冷モードのセット動作を用いて動作マージンの拡大を実現するため、図４に示したように、はじめにＶｒｅｓｅｔを印加後にＶｓｅｔを印加し、このＶｓｅｔに温度補正を加える方式を説明した。ここでは、同様に徐冷モードの動作マージンを拡大するための、図１等とは異なる方式について説明する。
【００５５】
図９は、本発明の一実施の形態による半導体装置において、外気温度に依存して徐冷モードを制御する際の各種方式を示すものであり、（ａ）〜（ｅ）は、それぞれ異なる方式での動作波形の一例を示す波形図である。
【００５６】
図９（ａ）は、ビット線ＢＬの立ち下げ速度を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に立ち下げ速度を遅くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図１９に示すような構成を用いて実現できる。図１９は、図９（ａ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００５７】
図１９に示すメモリアレイＡＲＲＡＹ９ａは、その書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図１９の構成例では、例えば、初期のリセットによって印加したビット線ＢＬの電圧（電流）を、その後、Ｐチャネル型ＭＯＳトランジスタＭＰ９９を介して接地電圧へ接続することで、徐々に低減可能な構成となっている。そして、このＭＰ９９のゲート電圧がＶｓｅｔと同様の温度特性を備えた制御信号Ｃ＿Ｖｓｅｔによって制御される。これによって、図９（ａ）のように、高温（ＴＨ）になる程早くビット線ＢＬの電圧（電流）が低減されることになる。
【００５８】
図９（ｂ）は、ワード線の電圧を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に電圧を高くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２０に示すような構成を用いて実現できる。図２０は、図９（ｂ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００５９】
図２０に示すメモリアレイＡＲＲＡＹ９ｂは、そのワードドライバアレイＷＤ＿ＡＲＹおよび書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２０の構成例では、例えば、ＷＡＭＰ０内にＶｓｅｔを印加するＭＯＳトランジスタを備えずに、ＷＤ＿ＡＲＹ内のワードドライバＷＤ０が２段階の電圧を発生可能な構成となっている。すなわち、ＷＤ０において、初期のリセット段階のワード線ＷＬ０の電圧がＰチャネル型ＭＯＳトランジスタＭＰ１００を介して印加され、その後２段階目のＷＬ０の電圧がＰチャネル型ＭＯＳトランジスタＭＰ１０１を介して印加される。この際に、ＭＰ１０１のソース電圧は、Ｖｓｅｔと同様の温度特性を備えた電源電圧Ｖ＿Ｖｓｅｔとなっており、これによって、図９（ｂ）のように高温になる程低い電圧が印加されることになる。
【００６０】
図９（ｃ）は、ソース線ＳＬの電圧を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に電圧を低くすることにより結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２１に示すような構成を用いて実現できる。図２１は、図９（ｃ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００６１】
図２１に示すメモリアレイＡＲＲＡＹ９ｃは、そのワードドライバアレイＷＤ＿ＡＲＹおよび書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２１の構成例では、例えば、ＷＡＭＰ０内にＶｓｅｔを印加するＭＯＳトランジスタを備えずに、ＷＤ＿ＡＲＹ内に、インバータ回路からなるワードドライバＷＤ０とソースドライバＳＤ０を備えた構成となっている。そして、このＳＤ０は、図８等で述べたＶｓｅｔと反対の温度特性を備えた電源電圧Ｖ＿ＩＶｓｅｔをソース線ＳＬ０に出力する構成となっている。これによって、図９（ｃ）のように高温になる程高い電圧がソース線ＳＬが印加されることになる。
【００６２】
図９（ｄ）は素子に流す電流を制御する方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時に制御信号Ｃｓｅｔの電圧を低くすることによりビット線に流れる電流ＩＢＬを増やし、結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図１と同様な構成を用いて実現できる。すなわち、図１において、その制御信号Ｃｓｅｔの電圧を、図８等で述べたＶｓｅｔと反対の温度特性を備えた電圧とすればよい。
【００６３】
図９（ｅ）は、溶融時間を長くして、素子周辺を暖めることにより溶融した素子をその余熱により結晶化させる方式であり、外気温度が高温（ＴＨ）の時に比べ低温（ＴＬ）の時にパルス幅を長くすることにより素子周辺を暖め、パルス印加後に結晶化中の温度を外気温度に依存せず一定とするように制御している。このような方式は、例えば図２２に示すような構成を用いて実現できる。図２２は、図９（ｅ）の動作波形を実現するメモリアレイの構成の一例を示す概略図である。
【００６４】
図２２に示すメモリアレイＡＲＲＡＹ９ｅは、その書き込み用アンプ回路ＷＡＭＰ０において、図１の構成と異なっている。図２２の構成例では、始めにＰチャネル型ＭＯＳトランジスタＭＰ４０を介して印加したビット線ＢＬの電圧（電流）を、その後、Ｐチャネル型ＭＯＳトランジスタＭＰ９９を介して接地電圧へ接続することで、急速に低減する構成となっている。そして、ＭＰ９９のゲート電圧は、制御回路ＷＣＯＮ内のインバータ回路ＩＮＶ１００によって駆動される。更に、このＩＮＶ１００の入力が、Ｐチャネル型ＭＯＳトランジスタＭＰ１０４によって入力され、このＭＰ１０４のゲートが、Ｖｓｅｔと同様の温度特性を備えた制御電圧Ｃ２＿Ｖｓｅｔによって駆動される。これによって、ＩＮＶ１００の入力には、正の温度特性を備えた‘Ｈ’信号が入力されるため、温度が高い程ＩＮＶ１００の‘Ｌ’へのスイッチング速度が速くなる。したがって、図９（ｅ）のように、温度が高い程、ビット線ＢＬの電圧（電流）を早く低減させることが可能となる。
【００６５】
＜相変化素子抵抗の温度特性を考慮した読み出し方式＞
図１０は、本発明の一実施の形態による半導体装置において、記憶素子の各状態での抵抗値と、その温度特性の一例を示すグラフである。記憶素子となる相変化素子の抵抗値は、温度依存性を持っており、図１０に示す例ではリセット状態での抵抗値が１桁／１００℃の温度依存性を持っている。一方、セット状態での抵抗値は、ほとんど温度依存性を持たない。ここで、リセット抵抗の目標値を例えば１００ｋΩ以上、セット抵抗の目標値を１０ｋΩ以下とする。
【００６６】
例えば、低温（ＴＬ）（例えば−２０℃）でリセットの書き込みを行なった際、書き込みばらつきにより、ある素子の抵抗値が１ＭΩ（Ｒ３）であり、別の素子の抵抗値が１００ｋΩ（Ｒ１）であったとする。いずれの場合でもリセット抵抗の目標値に達しているが、素子の温度特性のため、Ｒ１およびＲ３の素子は、高温（ＴＨ）（例えば９５℃）の状態になると抵抗値が低下してしまう。そうすると、Ｒ３の素子は、１００ｋΩに近いＲ４となるが、これは目標値の範囲内であるため問題は生じない。ところが、Ｒ１の素子は、１００ｋΩより小さいＲ２となり、目標値の範囲から外れてしまう。
【００６７】
この問題を解決するためには、いかなる温度でも抵抗がＲ３、つまり１ＭΩより大きくなるように書き込みを行なえば良い。これにより、高温（ＴＨ）の時でも必ず１００ｋΩ以上となり目標を達成できる。しかし、高温（ＴＨ）で抵抗が１ＭΩとした素子は低温（ＴＬ）では抵抗が１０ＭΩとなり、低温（ＴＬ）で１ＭΩとする場合に比べてかなり過剰な書き込みをすることになる。
【００６８】
そこで新たな方式を考案した。これは、低温（ＴＬ）では書き込む抵抗値の目標を１ＭΩ以上とし、高温（ＴＨ）では１００ｋΩとする方式である。この方式であれば、低温で書き込みを行った素子も、高温で１００ｋΩ以上となり目標の抵抗値となる。高温（ＴＨ）で書いた素子も低温（ＴＬ）時にさらに抵抗が上がるので１００ｋΩ以上となり目標の抵抗値となる。
【００６９】
このような書き込みを実現するためには、書き込みができたかベリファイを行なうことが重要となる。ベリファイ時に高温（ＴＨ）の場合、抵抗が１００ｋΩ以上かをチェックし、低温（ＴＬ）の場合、抵抗が１ＭΩ以上かをチェックする。目標に達していない場合は再度書き込み条件を変えて書き込む。これを実現するためのメモリアレイを図１１に示す。
【００７０】
図１１は、本発明の一実施の形態による半導体装置において、そのメモリアレイ構成の他の一例を示す概略図である。図１１に示すメモリアレイＡＲＲＹ１は、図１に対して、読み出し用アンプ回路ＲＡＭＰの一例を詳述した構成となっている。読み出し用アンプ回路ＲＡＭＰ０は、センスアンプ回路ＳＡとＰチャネル型ＭＯＳトランジスタ（ＭＰ４２，ＭＰ４３）で構成されている。Ｐチャネル型ＭＯＳトランジスタＭＰ４２は、通常の読み出し時にセンスアンプ回路ＳＡにリファレンス電圧Ｖｒｅｆを供給するトランジスタであり制御信号ＣＲにより制御される。Ｐチャネル型ＭＯＳトランジスタＭＰ４３は、ベリファイ時にセンスアンプ回路ＳＡにリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙを供給するトランジスタであり制御信号ＣＶにより制御される。センスアンプ活性化信号ＳＡ＿ＥＮは、センスアンプ回路ＳＡに接続される。
【００７１】
＜動作方式＞
図１２は、図１１の半導体装置において、その動作の一例を示す波形図である。リセット動作およびセット動作は図４と同一動作のため、ベリファイ動作ＶＥＲＩＦＹおよび読み出し動作ＲＥＡＤについて詳細に説明する。図１２では、メモリセルＣＥＬＬ００にデータ‘１’を書き込み、その後ベリファイを行い、さらに通常の読み出しを行い、さらにデータ‘０’を書き込み、通常の読み出しを行う場合について説明する。データ‘１’とは相変化素子をリセットし抵抗値を１００ｋΩ〜１ＭΩとすることである。データ‘０’とは相変化素子をセットし、抵抗値を１ｋΩ〜１０ｋΩとすることである。
【００７２】
まず、アドレスＡＤＤによりワード線ＷＬ０と制御信号ＹＳＷ０が選択されてリセット動作が行われた後、同一のワード線ＷＬ０と制御信号ＹＳＲ０が選択されてメモリセルＣＥＬＬ００に書かれた値がベリファイされる。このベリファイを行う際、ワード線ＷＬ０が選択される前にプリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。
【００７３】
ここで、メモリセルＣＥＬＬ００の記憶素子は、リセット状態となっている。したがって、高温（ＴＨ）の時には１００ｋΩ以上の抵抗であれば問題なく、この値を検出することができるリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）がセンスアンプ回路ＳＡに供給され、アンプ活性化信号ＳＡ＿ＥＮによりセンスアンプ回路ＳＡが活性化される。図１２に示すように、ビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）より高ければ、リセットは正しく行なわれていることになる。この場合、ＳＡによって増幅したデータ‘１’がＲＤＡＴＡ０に出力され、この値によってベリファイが完了と判断される。
【００７４】
一方、低温（ＴＬ）の時には１ＭΩ程度の抵抗であることが必要であり、リファレンス電圧としてＶｒｅｆ＿ｖｅｒｉｆｙ（ＴＨ）より高いＶｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）がセンスアンプ回路ＳＡに供給される。図示していないがビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）より高ければ、リセットは正しく行なわれていることになる。図１２では、ビット線ＢＬ０の電位がリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ（ＴＬ）より低く、正しくリセットされていない場合を示している。正しくリセットされない場合は、条件を変えて再度リセットを行なう。
【００７５】
このように低温の時にリファレンス電圧を高く設定することにより、各温度での目標の抵抗値を実現できる。そして、これによって、温度に対する動作マージンを確保することが可能となる。
【００７６】
続いて通常の読み出し動作について説明する。ワード線ＷＬが選択される前にプリチャージ制御信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電させる。ここで、メモリセルＣＥＬＬ００の記憶素子はリセット状態である。また、リファレンス電圧として、外気の温度に依存しないＶｒｅｆをセンスアンプ回路ＳＡに供給する。この場合、ビット線ＢＬ０の電位がＶｒｅｆより高くなるため、この電位差を増幅し、データ‘１’をＲＤＡＲＡ０へ出力する。なお、この読み出し動作においては、前述したベリファイ動作によって予め抵抗値が調整させているため、温度によらず確実な読み出しデータを得ることが可能である。
【００７７】
次にセット動作ＳＥＴが行われ、その後、読み出し動作が行われる。ここで、ワード線ＷＬが選択される前にプリチャージ信号ＰＣ０を‘Ｈ’から‘Ｌ’にし、予めビット線ＢＬ０を読み出し用電圧Ｖｒｅａｄにプリチャージしておく。その後、制御信号ＰＣ０を‘Ｌ’から‘Ｈ’にし、ビット線ＢＬ０の電荷をメモリセルＣＥＬＬ００を介して接地電圧へ放電する。メモリセルＣＥＬＬ００の記憶素子はセット状態であり、外気の温度に依存しないリファレンス電圧Ｖｒｅｆがセンスアンプ回路ＳＡに供給される。この場合、ビット線ＢＬ０の電圧がＶｒｅｆより低くなるため、この電位差を増幅し、データ‘０’をＲＤＡＲＡ０に出力する。なお、セット状態の抵抗値は、ほとんど温度依存性を備えないため、特にベリファイ動作を行わずとも温度によらず確実な読み出しデータを得ることが可能である。
【００７８】
＜電源回路方式＞
図１３は、図１１の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。本実施の形態では、電圧はＶＤＤ＞Ｖｒｅｓｅｔ＞Ｖｓｅｔ＞Ｖｒｅａｄ＞Ｖｒｅｆの大小関係がある。図１３に示す電源回路ＶＧＥＮ１は、図５の電源回路ＶＧＥＮに対して、読み出し電源回路ＲＥＧ＿ＲＥＡＤ、リファレンス電源回路ＲＥＧ＿ＲＥＦ、ベリファイ時リファレンス電源回路ＲＥＧ＿ＲＥＦ＿ＶＥＲＩＦＹ、読み出し基準電圧発生回路ＶＲＥＡＤ＿ＲＥＦ、リファレンス基準電圧発生回路ＶＲＥＦ＿ＲＥＦ、ベリファイ時のリファレンス基準電圧発生回路ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦを追加した構成となっている。
【００７９】
読み出し用電源回路ＲＥＧ＿ＲＥＡＤは、比較器ＣＭＰ２とＰチャネル型ＭＯＳトランジスタＭＰ７２で構成され、読み出し基準電圧Ｖｒｅａｄ＿ｒｅｆを基に読み出し電圧Ｖｒｅａｄを供給する。リファレンス電源回路ＲＥＧ＿ＲＥＦは、比較器ＣＭＰ３とＰチャネル型ＭＯＳトランジスタＭＰ７３で構成され、リファレンス基準電圧Ｖｒｅｆ＿ｒｅｆを基にリファレンス電圧Ｖｒｅｆを供給する。ベリファイ時のリファレンス電源回路ＲＥＧ＿ＲＥＦ＿ＶＥＲＩＦＹは、比較器ＣＭＰ４とＰチャネル型ＭＯＳトランジスタＭＰ７４で構成され、ベリファイ時のリファレンス基準電圧Ｖｒｅｆ＿ｖｅｒｉｆｙ＿ｒｅｆを基にベリファイ時のリファレンス電圧Ｖｒｅｆ＿ｖｅｒｉｆｙを供給する。
【００８０】
図１４は、図１３の電源回路において、その各基準電圧発生回路の構成の一例を示す回路図である。リセット基準電圧発生回路ＶＲＥＳＥＴ＿ＲＥＦは、温度に依存しない電流Ｉ１を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５０、ＭＮ５１、ＭＮ５２）とディプリーションＭＯＳトランジスタ（ＤＭ１０、ＤＭ１１、ＤＭ１２）より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ１が流れるときのゲート電圧の差がＶｒ１となっている。ＶＲＥＳＥＴ＿ＲＥＦはＶｒ１を３倍にする回路となっており、Ｖｒｅｓｅｔ＿ｒｅｆにはＶｒ１の３倍の電圧が出力される。
【００８１】
セット基準電圧発生回路ＶＳＥＴ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタ（ＭＮ５６、ＭＮ５７）とディプリーションＭＯＳトランジスタ（ＤＭ１３、ＤＭ１４）より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１は、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ１、高温（ＴＨ）ではＶｒ２となっている。ＶＳＥＴ＿ＲＥＦは、Ｖｒ１またはＶｒ２を２倍にする回路となっており、Ｖｓｅｔ＿ｒｅｆには低温（ＴＬ）でＶｒ１の２倍の電圧が出力され、高温（ＴＨ）でＶｒ２の２倍の電圧が出力される。
【００８２】
読み出し基準電圧発生回路ＶＲＥＡＤ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７０とディプリーションＭＯＳトランジスタＤＭ１５より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ａ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ１はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ１、高温（ＴＨ）ではＶｒ２となっている。ＶＲＥＡＤ＿ＲＥＦはＶｒ１またはＶｒ２を１倍にする回路となっており、Ｖｒｅａｄ＿ｒｅｆには低温（ＴＬ）でＶｒ１の１倍の電圧が出力され、高温（ＴＨ）でＶｒ２の１倍の電圧が出力される。
【００８３】
リファレンス基準電圧発生回路ＶＲＥＦ＿ＲＥＦは、温度に依存しない電流Ｉ３を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７１とディプリーションＭＯＳトランジスタＤＭ２１より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ｂ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ２はしきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ３が流れるときのゲート電圧の差がＶｒ４となっている。ＶＲＥＦ＿ＲＥＦは、Ｖｒ４を１倍にする回路となっており、Ｖｒｅｆ＿ｒｅｆにはＶｒ４の１倍の電圧が出力される。
【００８４】
ベリファイ用リファレンス基準電圧発生回路ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦは、正の温度特性を備える電流Ｉ２を供給する電流源と、電圧を発生させるＮチャネル型ＭＯＳトランジスタＭＮ７２とディプリーションＭＯＳトランジスタＤＭ２２より構成される。Ｎチャネル型ＭＯＳトランジスタとディプリーションＭＯＳトランジスタのドレイン電流のゲート電圧依存性を図１５（ｂ）に示す。ディプリーションＭＯＳトランジスタＤＭＯＳ２は、しきい値がＮチャネル型ＭＯＳトランジスタＮＭＯＳより低く設定されており、電流Ｉ２が流れるときのゲート電圧の差が低温（ＴＬ）ではＶｒ３、高温（ＴＨ）ではＶｒ４となっている。ＶＲＥＦ＿ＶＥＲＩＦＹ＿ＲＥＦは、Ｖｒ３またはＶｒ４を１倍にする回路となっており、Ｖｒｅｆ＿ｖｅｒｉｆｙ＿ｒｅｆには低温（ＴＬ）でＶｒ３の１倍の電圧が出力され、高温（ＴＨ）でＶｒ４の１倍の電圧が出力される。
【００８５】
以上のような回路構成により、図１６に示すようにＶｒｅｓｅｔ、Ｖｒｅｆは温度に依存せず一定となり、Ｖｓｅｔ、Ｖｒｅａｄ、Ｖｒｅｆ＿ｖｅｒｉｆｙは高温で小さい値となる。なお、図５の構成と同様に、温度補正を行なう必要がないＶｒｅｓｅｔは、電源電圧ＶＤＤを使用することも可能である。
【００８６】
また、Ｖｒｅｆに関しては、温度補正を行わない方が望ましく、これによって動作マージンを確保することが可能となる。図１７は、図１１の半導体装置において、その読み出し動作マージンについての説明図である。図１７に示すように、図１０で述べた抵抗値の変化に伴い、リセット状態時の読み出し電圧は温度上昇と共に低下し、セット状態時の読み出し電圧は温度によらず一定になると考えられる。ここで、例えば従来技術の特許文献２のようにＶｒｅｆに温度補正を加えると、図１７において、読み出し判定レベルがＶｒｅｆ＿ｖのようになり、一見、低温（ＴＬ）および高温（ＴＨ）共にリセット状態との間の読み出し動作マージンが一定に保たれるように思われる。
【００８７】
しかしながら、リセット状態（アモルファス状態）は、前述したように安定状態とは言えないため、経時変化と共にこの読み出し動作マージンが低下することが予想させる。したがって、常にリセット状態との間の読み出し動作マージンを大きく確保できるようにすることが望ましい。そこで、図１７のＶｒｅｆのように読み出し判定レベルを温度によらず一定にすると、このリセット状態との間の読み出し動作マージンを大きく確保でき、また、セット状態との間の読み出し動作マージンは温度によらず一定に保てるため、安定した読み出し動作が可能となる。
【００８８】
なお、本実施の形態では、Ｖｒｅａｄも温度補正を行なっている。これは外気が高温ではリセット素子の抵抗が下がり流れる電流が増大し、また外気も高温のため素子の温度が上昇しやすく素子が結晶化する可能性が高くなるため、高温ほど電圧を低くなるようにしている。
【００８９】
図１８は、本発明の一実施の形態の半導体装置をシステムＬＳＩ（ＳＯＣ）に適用した場合の一例を示す配置図である。図１８は、例えば画像処理を行うシステムＬＳＩ（ＳＯＣ）となっている。その構成は、特に制限はされないものの、中央処理装置ＣＰＵ、相変化メモリＰＣＭ、揮発性メモリＲＡＭ、画像処理アクセラレータＡＣＣ、画像圧縮処理部ＪＰＥＧ、３Ｄグラフィックアクセラレータ３ＤＧ＿ＡＣＣ、周辺回路ＰＥＲＩ、カメラ用ディジタル信号処理回路ＤＳＰなどを含み、公知の半導体製造技術により１つの半導体基板上に形成される。
【００９０】
ＡＣＣおよび３ＤＧ＿ＡＣＣは、画像や３Ｄグラフィックを表示する際の各種計算処理を行う。ＪＰＥＧは、画像の圧縮および伸長といった処理を行う。ＤＳＰは、画像撮影する際の各種ディジタル信号処理を行う。なお、このようなアクセラレータおよびＤＳＰは、ＣＰＵの処理を補助するものとなっている。ＰＥＲＩは、チップ全体の制御や外部とのデータ入出力などを行う。
【００９１】
ＰＣＭは、これまでの説明で示したような構成を備え、例えば、ＣＰＵに隣接して配置される。そして、ＰＣＭ内には、図５および図６、または図１３で前述したような温度補正機能を備えた電源回路ＶＧＥＮが配置される。ここで、ＶＧＥＮは、ＰＣＭ内で、ＣＰＵやアクセラレータなどの演算処理部から最も離れた位置に配置されている。すなわち、これらの演算処理部（特にＣＰＵ）が、その電力消費によって高温となる一方、ＰＣＭ内では、温度補正によって高温になる程セット動作の書き込み電流が低下することになる。そうすると、過剰な温度補正により書き込み電流が不足するという最悪の事態を避けるためには、ＰＣＭ内のメモリセルアレイの温度を反映できる場所で、その中でもできるだけ低温となる箇所にＶＧＥＮを配置することが望ましい。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
例えば、前述したような温度補正機能を利用することにより、リセット素子の抵抗の温度勾配が素子によってばらつきがある場合に、特に低温（ＴＬ）で書き込みを行ない、高温（ＴＨ）で読むことにより、想定した以上の温度勾配を持つ素子を出荷のテスト時に不良ビットとして選別できる。また、エラー訂正回路を搭載して、温度変化に対してエラーが生じてしまう素子を救済することも効果的である。また、相変化素子を使用する環境温度が常に一定の場合は、特に書き込み動作に温度特性を持たせる必要がないが、本発明を適用しても問題は生じない。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、例えばモバイル機器を代表とする、あらゆる温度条件で使用される可能性がある製品において、それに搭載されるシステムＬＳＩ（ＳＯＣ）のオンチップメモリとして適用して特に有益な技術であり、これに限らず、各分野で使用されるシステムＬＳＩまたはマイクロコンピュータや、単体のメモリ製品等に対しても広く適用可能である。
【特許請求の範囲】
【請求項１】
第１方向に延在する複数のワード線と、前記複数のワード線と交差する第２方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する１本に接続される第１ノードと、
前記複数のビット線のうち対応する１本に接続される第２ノードと、
前記第２ノードに対応して設けられる第３ノードと、
セット動作によって低抵抗となる結晶状態が形成され、リセット動作によって高抵抗となるアモルファス状態が形成される記憶素子と、
前記第１ノードの制御を受けて、前記第２ノードから前記記憶素子を経て前記第３ノードに至るまでの電流経路を形成するスイッチ素子とを有し、
前記リセット動作後には、判定基準レベルが供給される前記読み出し回路を用い、前記記憶素子から生成したレベルと前記判定基準レベルとを比較することで、前記記憶素子の抵抗値を判定するベリファイ動作が行われ、前記判定基準レベルを、外気の温度に応じて変化させることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記セット動作時には、はじめに前記記憶素子に第１パルスが入力され、その後連続して第２パルスが入力され、
前記リセット動作時には、前記記憶素子に第３パルスが入力され、
前記リセット動作時の第３パルスを、外気の温度によらず一定とし、前記セット動作時の第２パルスの大きさと前記判定基準レベルとを、外気の温度に応じて変化させることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記読み出し回路は、読み出し動作時および前記ベリファイ動作時に、前記ビット線に対して電圧を供給し、その後、一定時間経過後の前記ビット線の電圧を前記判定基準レベルとなる判定基準電圧と比較する方式となっており、
前記ベリファイ動作時の判定基準電圧を外気の温度に応じて変化させ、
前記読み出し動作時の判定基準電圧を外気の温度によらず一定とすることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記読み出し動作時および前記ベリファイ動作時に前記ビット線に対して供給する電圧を、外気の温度に応じて変化させることを特徴とする半導体装置。
【請求項１】
第１方向に延在する複数のワード線と、前記複数のワード線と交差する第２方向に延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する１本に接続される第１ノードと、
前記複数のビット線のうち対応する１本に接続される第２ノードと、
前記第２ノードに対応して設けられる第３ノードと、
セット動作によって低抵抗となる結晶状態が形成され、リセット動作によって高抵抗となるアモルファス状態が形成される記憶素子と、
前記第１ノードの制御を受けて、前記第２ノードから前記記憶素子を経て前記第３ノードに至るまでの電流経路を形成するスイッチ素子とを有し、
前記リセット動作後には、判定基準レベルが供給される前記読み出し回路を用い、前記記憶素子から生成したレベルと前記判定基準レベルとを比較することで、前記記憶素子の抵抗値を判定するベリファイ動作が行われ、前記判定基準レベルを、外気の温度に応じて変化させることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記セット動作時には、はじめに前記記憶素子に第１パルスが入力され、その後連続して第２パルスが入力され、
前記リセット動作時には、前記記憶素子に第３パルスが入力され、
前記リセット動作時の第３パルスを、外気の温度によらず一定とし、前記セット動作時の第２パルスの大きさと前記判定基準レベルとを、外気の温度に応じて変化させることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記読み出し回路は、読み出し動作時および前記ベリファイ動作時に、前記ビット線に対して電圧を供給し、その後、一定時間経過後の前記ビット線の電圧を前記判定基準レベルとなる判定基準電圧と比較する方式となっており、
前記ベリファイ動作時の判定基準電圧を外気の温度に応じて変化させ、
前記読み出し動作時の判定基準電圧を外気の温度によらず一定とすることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記読み出し動作時および前記ベリファイ動作時に前記ビット線に対して供給する電圧を、外気の温度に応じて変化させることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−８１８９９（Ｐ２０１１−８１８９９Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２０１０−２６２５２５（Ｐ２０１０−２６２５２５）
【出願日】平成２２年１１月２５日（２０１０．１１．２５）
【分割の表示】特願２００７−５３６３６３（Ｐ２００７−５３６３６３）の分割
【原出願日】平成１７年９月２１日（２００５．９．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２２年１１月２５日（２０１０．１１．２５）
【分割の表示】特願２００７−５３６３６３（Ｐ２００７−５３６３６３）の分割
【原出願日】平成１７年９月２１日（２００５．９．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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