【課題】素子にかかる電圧ストレスを低減したゲート制御回路を提供する。
【解決手段】供給電圧より高電圧レベルの出力を供給してトランスファゲートＰ２を制御するＭＯＳトランジスタ回路において、２つのクランプ回路ＣＬＡＭＰ１，ＣＬＡＭＰ２が設けられる。第１クランプ回路ＣＬＡＭＰ１は、ポンプ電圧を供給するＰＭＯＳトランジスタＰ１のドレイン／ソースが所定電圧を超えないように、トランジスタＰ１のゲートとソース／ドレインとの間の電圧を確保する。第２クランプ回路ＣＬＡＭＰ２は、ＮＭＯＳトランジスタＮ１のゲートと同トランジスタＮ１のドレイン／ソースに接続される出力との間の電圧が所定量を超えないように保証する。２つのクランプ回路は、ゲートとソース／ドレインとの間の電圧を確保することによりドレイン／ソース端子が所定電圧を超えないようにし、それによりトランジスタＰ２にかかるゲートストレスを低減する。 （もっと読む）

【課題】オフセット電圧調整機能を有する低消費電力のバッファ回路を提供する。
【解決手段】キャパシタ（５０）の一端に入力信号端子（１）が接続され、他端にメインバッファ回路（２０）が接続される。外部参照電圧端子（６５，６０）は各々差動増幅回路（４５，４０）の非反転入力端子に接続され、差動増幅回路（４５，４０）の出力は各々ＤＣバイアス用抵抗（１０，１５）に接続される。各々のＤＣバイアス用抵抗（１０，１５）はキャパシタ（５０）とメインバッファ回路（２０）の間に共に接続される。差動増幅回路（４５，４０）の出力はレプリカバッファ回路（３５，３０）に各々接続され、各々のレプリカバッファ回路（３５，３０）の出力は、差動増幅回路（４５，４０）の反転入力端子に各々接続される。 （もっと読む）

【課題】長期間の動作が安定する、スピンＭＯＳＦＥＴを有する論理回路を提供することを可能にする。
【解決手段】ｎ型もしくはｐ型のスピンＭＯＳＦＥＴ４と、ｎ（ｎ≧２）個の入力端子と、スピンＭＯＳＦＥＴのゲートとｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサ６，８とを有する入力回路と、駆動電源とスピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗Ｒ_ｐ１と、駆動電源とスピンＭＯＳＦＥＴのゲートとの間に第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴ１０_１と、接地電源とスピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗Ｒ_ｎ１と、接地電源とスピンＭＯＳＦＥＴのゲートとの間に第２の抵抗と直列に接続され、ゲートにリセット信号を受けるｎ型ＭＯＳＦＥＴ１２_１と、を備えたことを特徴とする。 （もっと読む）

【課題】回路規模を縮減するインピーダンス調整回路の提供。
【解決手段】外付抵抗３と、被調整抵抗５のレプリカをなすレプリカ抵抗４の抵抗値の大小を比較するコンパレータ２と、抵抗制御回路１０と、を備え、抵抗制御回路１０は、コンパレータ２での比較結果に基づきカウント値をアップ・ダウンしレプリカ抵抗への制御信号を出力するレプリカ抵抗制御カウンタ１１と、被調整抵抗５へ与える制御信号を保持する被調整抵抗制御信号保持回路１２と、前記カウンタの状態と、前記保持回路の出力を入力し、レプリカ抵抗制御カウンタ１１のカウント状態と被調整抵抗制御信号保持回路１２の出力（Ｙ）との値の差（｜Ｘ−Ｙ｜）が予め定められた所定範囲内にあるときは、被調整抵抗制御信号保持回路１２の出力（Ｙ）を被調整抵抗制御信号保持回路（１２）への入力（Ｚ）として供給する監視回路１３を備えている。 （もっと読む）

【課題】差動伝送方式の信号伝送回路の消費電力を低減する。
【解決手段】電源電位Ｖｔｅｒｍが供給される電源配線とグランド電位ＧＮＤが供給される電源配線との間に直列接続された差動出力回路１０，２０，３０及び定電流源４を備える。このように、一つの定電流源４が３つの差動出力回路１０，２０，３０に対して共用されており、差動出力回路１０の動作に用いられた電流Ｉは差動出力回路２０の動作に再利用され、さらに、差動出力回路２０の動作に用いられた電流Ｉは差動出力回路３０の動作に再利用される。これにより、Ｖｔｅｒｍ×Ｉの消費電力で３つの差動出力回路１０，２０，３０を動作させることが可能となるため、全体的な消費電力が１／３に低減される。 （もっと読む）

【課題】動作するノードのトランジスタを１段で構成することにより、前記論理回路に印加すべき電源電圧を低減して、回路の高速化を実現する。
【解決手段】並列接続された第１および第２のＦＥＴ(Ｍ４３，Ｍ４４）と第１の負荷抵抗（Ｒ４２）からなる直列回路、並列接続された第３および第４のＦＥＴ（Ｍ４１，Ｍ４２）と第２の負荷抵抗（Ｒ４１）からなる直列回路を並列に接続して電流制御用ＦＥＴ（Ｍ４５）を介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、 第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動する。 （もっと読む）

【課題】チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するＭＯＳＦＥＴによる半導体集積回路
【解決手段】
回路内のＭＯＳＦＥＴのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された２つ以上の同一導電型のＭＯＳＦＥＴのうち、大きなドレイン・ソース間電圧の絶対値｜ＶＤＳ｜が加わるＭＯＳＦＥＴのチャネル長を他のＭＯＳＦＥＴのチャネル長よりも大きくすることによって、漏れ電流を削減する。 （もっと読む）

【課題】オープンドレイン出力バッファは、出力パッドに印加される比較的高電圧を受ける。
【解決手段】オープンドレインバッファは、多数のフローティングウェルと、出力スイッチングデバイスと、対応するウェル・バイアスセレクタとを有し、ゲート酸化膜が予め定められた値より大きい電圧を受けないようにする。ＰＭＯＳおよびＮＭＯＳウェル・バイアスセレクタは、それぞれ、有効な最高または最低電圧を選択して印加し、対応するウェル領域をバイアスし、デバイススイッチング端子に過剰な電気的ストレスがかからないようにする。端子関連出力にスイッチング関連電圧が印加されると、ウェル・バイアスセレクタは、代わりの端子を選択して最高または最低電圧の選択を連続して行い、適正なウェルバイアス状態を提供する。分圧器は、ウェルバイアス電圧を適正に選択させる基準電圧をフローティングウェルに対して生成する。 （もっと読む）

【課題】 ブローしたヒューズの再結合を防止し、また、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る半導体集積回路を提供する。
【解決手段】 半導体集積回路は、ヒューズ素子１と、ヒューズ素子１の状態を判断するヒュ−ズデータ読み出し回路２と、ヒューズデータ読み出し回路２のデータを保持するヒュ−ズデータ保持回路３と、保持回路３の出力によりヒューズデータ読み出し回路２の読み出しコマンドを制御する読み出し制御回路４とをえる。ブローしたヒューズの再結合を防止し、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。 （もっと読む）

【課題】電流モード論理回路を構成するトランジスタのバルクバイアスを制御することで、リーク電流を制御でき、応用によってリーク電流よりも高速動作が必要な場合にバルクバイアスを制御して高速動作を可能にする。
【解決手段】本発明の電流モード論理回は、ドレインに第１負荷が接続され、ゲートにデータを印加する入力端子が接続されている第１ＮＭＯＳトランジスタと、ドレインに第２負荷が接続され、ゲートにネガティブ基準電圧を印加する入力端子が接続されている第２ＮＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタのそれぞれのソースにドレインが接続され、ゲートに基準電圧を印加する入力端子が接続されている第３ＮＭＯＳトランジスタとを備え、前記第１、第２、第３ＮＭＯＳトランジスタのバルクバイアスを制御して前記第１、第２、第３ＮＭＯＳトランジスタのリーク電流又は動作速度のうちの少なくとも１つを制御する。 （もっと読む）