差動論理回路
【課題】動作するノードのトランジスタを１段で構成することにより、前記論理回路に印加すべき電源電圧を低減して、回路の高速化を実現する。
【解決手段】並列接続された第１および第２のＦＥＴ(Ｍ４３，Ｍ４４）と第１の負荷抵抗（Ｒ４２）からなる直列回路、並列接続された第３および第４のＦＥＴ（Ｍ４１，Ｍ４２）と第２の負荷抵抗（Ｒ４１）からなる直列回路を並列に接続して電流制御用ＦＥＴ（Ｍ４５）を介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、 第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動する。
【解決手段】並列接続された第１および第２のＦＥＴ(Ｍ４３，Ｍ４４）と第１の負荷抵抗（Ｒ４２）からなる直列回路、並列接続された第３および第４のＦＥＴ（Ｍ４１，Ｍ４２）と第２の負荷抵抗（Ｒ４１）からなる直列回路を並列に接続して電流制御用ＦＥＴ（Ｍ４５）を介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、 第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動論理回路に係り、特に差動論理回路を用いた組み合わせ論理回路の高速化を図った差動論理回路に関する。
【背景技術】
【０００２】
近年では、半導体回路の高速化への要求がますます増大し、回路の低ノイズ化・高速化の必要性から差動回路への需要が高まっている。
【０００３】
差動回路は小振幅・低ノイズであるという特徴があり、高速動作が可能である。しかし、ＡＮＤ回路あるいはＯＲ回路等の２入力以上の組み合わせ論理回路を構成する場合には、電源電位と基準電位（接地電位）間に、電流制御用ＭＯＳトランジスタを除いて、通常ＭＯＳトランジスタを縦に２段以上接続する構成となる。このため電源電圧を下げて回路を高速化することが難しい。このような差動回路を組み合わせた組み合わせ論理回路の例としては、例えば下記特許文献１が知られている。
【０００４】
図５は、従来の差動論理回路を説明する図である。図において、Ｍ１１、Ｍ１２，Ｍ１３，Ｍ１４はそれぞれＮチャネル型ＭＯＳトランジスタである。トランジスタＭ１１、Ｍ１２の入力信号はそれぞれＡＩＰ，ＡＩＮであり、入力信号ＡＩＮは入力信号ＡＩＰの差動入力信号である。
【０００５】
また、トランジスタＭ１３、Ｍ１４の入力信号はそれぞれＢＩＰ、ＢＩＮであり、入力信号ＢＩＮは入力信号ＢＩＰの差動入力信号である。
【０００６】
トランジスタＭ１５には常に一定の電流が流れるように入力信号ＶＣＳによりそのソース−ドレイン間電圧が制御されている。ＶＤＤ、ＧＮＤはそれぞれ電源電圧、基準電位であり、またＲ１１、Ｒ１２、Ｒ１３は負荷となる抵抗素子である。
【０００７】
この回路は、入力信号ＡＩＰ、ＡＩＮ、ＢＩＰ、ＢＩＮに対して出力信号Ｏ１Ｐ、Ｏ１ＮがＡＮＤ論理となる差動ＡＮＤ回路である。
【特許文献１】特開平２−２４６６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、差動回路を用いて組み合わせ論理回路を構成する従来の方式では、電流制御用のＭＯＳトランジスタＭ１５を除き、ＭＯＳトランジスタを複数段直列接続する（例えば、トランジスタＭ１３に対してトランジスタＭ１１またはＭ１２を直列に接続する）構成が採用される。また、前記論理組み合わせ回路を構成する負荷抵抗（通常はＦＥＴで構成される）をダイオードあるいは抵抗で構成する場合がある。
【０００９】
このような構成が採用される場合、電流制御用のＭＯＳトランジスタＭ１５、複数段直列接続されたＭＯＳトランジスタ（例えばトランジスタＭ１１、Ｍ１３）および負荷抵抗（例えばＲ１１）に印加する電源電圧（ＶＤＤ）を低減するとともに論理回路の高速化を図ることは困難である。
【００１０】
本発明は、これらの問題点に鑑みてなされたもので、差動回路を用いて組み合わせ論理回路を構成する場合において、電流制御用トランジスタを除いて、ノードの開閉動作するトランジスタを１段で構成することにより、前記論理回路に印加すべき電源電圧を低減するとともに回路の高速化を実現するものである。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するため、次のような手段を採用した。
【００１２】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、 第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動する。
【発明の効果】
【００１３】
本発明は、以上の構成を備えるため、差動回路を用いた論理回路に印加すべき電源電圧を低減して、回路の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、最良の実施形態を図１ないし図４を参照しながら説明する。これらの図において、図４は本発明の実施形態にかかる差動回路を用いた組み合わせ論理回路（差動論理回路）を説明する図であり、図１ないし３は、それぞれ差動論理回路を構成する要素回路を説明する図である。
【００１５】
図１は、第１の要素回路１（差動ＮＯＲ回路）を説明する図である。図１において、Ｍ２１ないしＭ２５はそれぞれＮチャネル型ＭＯＳトランジスタである。Ａ２Ｐ、Ａ２ＮはそれぞれトランジスタＭ２１、Ｍ２３の入力信号（ゲート信号）であり、入力信号Ａ２Ｎは入力信号Ａ２Ｐの差動入力信号である。
【００１６】
またＢ２Ｐ、Ｂ２ＮはそれぞれトランジスタＭ２２、Ｍ２４の入力信号であり、入力信号Ｂ２Ｎは入力信号Ｂ２Ｐの差動入力信号である。
【００１７】
Ｍ２５は定電流回路を構成するトランジスタであり、トランジスタＭ２５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００１８】
ＶＤＤ、ＧＮＤはそれぞれ電源、基準電位であり、Ｒ２１、Ｒ２２は負荷抵抗となる抵抗素子である。
【００１９】
この回路は、入力信号Ａ２Ｐ、Ａ２Ｎ、Ｂ２Ｐ、Ｂ２Ｎに対して出力ＯＡＢがＮＯＲ論理となる差動ＮＯＲ回路である。
【００２０】
なお、この回路では、定電流回路を構成するトランジスタＭ２５を流れる電流は、ＮＯＲ回路を構成するトランジスタＭ２１とＭ２２の並列回路およびこれに直列接続された負荷抵抗Ｒ２１からなる直並列回路、あるいはトランジスタＭ２４，Ｍ２３および負荷抵抗Ｒ２２からなる直列回路の何れかを流れることになる。
【００２１】
図１に示す回路において、入力信号Ａ２Ｐとしてにハイレベルを印加した場合、トランジスタＭ２１はＯＮ状態となる。一方、入力信号Ａ２Ｎには入力信号Ａ２Ｐの逆相レベルが与えられることからローレベルが印加されることになり、トランジスタＭ２３はＯＦＦ状態となる。このとき出力ＯＡＢノードは入力信号Ｂ２Ｐのレベルに関係なく、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２１、Ｍ２５、基準電位ＧＮＤを経由する回路が形成されるため、その電位が低下してローレベルとなる。
【００２２】
入力信号Ｂ２Ｐとしてハイレベルを印加した場合、トランジスタＭ２２はＯＮ状態となる。一方、入力信号Ｂ２ＮはＢ２Ｐの逆相のレベルが与えられることからローレベルが印加されることになり、トランジスタＭ２４のトランジスタはＯＦＦ状態となる。このとき出力ＯＡＢのノードは入力信号Ａ２Ｐのレベルに関係なく、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２２、Ｍ２５、基準電位ＧＮＤを経由する回路が形成されるため、その電位が低下してローレベルとなる。
【００２３】
次に、入力信号Ａ２Ｐにローレベルを印加した場合、トランジスタＭ２１はＯＦＦ状態となる。一方、トランジスタＭ２３のトランジスタにはハイレベルが印加されることになりＯＮ状態となる。このとき、入力信号Ｂ２Ｐにローレベルが印加されると、トランジスタＭ２２はＯＦＦ状態となる。このため、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２１、Ｍ２５、基準電位ＧＮＤからなる回路、および電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２２、Ｍ２５、接地電位ＧＮＤからなる回路はいずれも形成されない。このため出力ノードＯＡＢはハイレベルになる。
【００２４】
すなわち、トランジスタＭ２１、Ｍ２２がいずれもＯＦＦであるとき、トランジスタＭ２３、Ｍ２４はともにＯＮであり、電源電位ＶＤＤ、負荷抵抗Ｒ２２、トランジスタＭ２３、Ｍ２４、Ｍ２５、接地電位ＧＮＤからなる回路が形成される。
【００２５】
図２は、第２の要素回路２（差動バッファ回路）を説明する図である。図２において、Ｍ３１ないしＭ３５はＮチャネル型ＭＯＳトランジスタである。Ａ３Ｐ、Ａ３ＮはそれぞれトランジスタＭ３２、Ｍ３４の入力信号信号であり、入力信号Ａ３Ｎは入力信号Ａ３Ｐの差動入力信号である。
【００２６】
トランジスタＭ３５は定電流回路を構成するトランジスタであり、トランジスタＭ３５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００２７】
ＶＤＤ、ＧＮＤはそれぞれ電源電位、基準電位であり、Ｒ３１、Ｒ３２は負荷抵抗となる抵抗素子である。この回路は入力信号Ａ３Ｐと出力ノードＯＡ３Ｐの論理出力が等しくなる差動バッファ回路である。
【００２８】
図２に示す回路において、トランジスタＭ３３はその入力信号がハイレベルに固定されており、常にＯＮ状態となっている。また、トランジスタＭ３１はその入力信号がローレベルに固定されており、常にＯＦＦ状態となっている。
【００２９】
入力信号Ａ３Ｐとしてハイレベルを印加するとトランジスタＭ３４はＯＮ状態となる。一方、入力信号Ａ３ＮはＡ３Ｐの逆相のレベルが与えられることからローレベルが印加されることになり、トランジスタＭ３２はＯＦＦ状態となる。したがって、電源電位ＶＤＤ、負荷抵抗Ｒ３１、トランジスタＭ３２、Ｍ３５、接地電位ＧＮＤをからなる回路は形成されない。このため、出力ノードＯＡ３Ｐはハイレベルとなる。
【００３０】
入力信号Ａ３Ｐとしてローレベルを印加すると、トランジスタＭ３４はＯＦＦ状態となる。一方、入力信号Ａ３ＮはＡ３Ｐの逆相レベルが与えられることからハイレベルが印加されることになり、トランジスタＭ３２はＯＮ状態となる。このとき、電源電位ＶＤＤ、負荷抵抗Ｒ３１、トランジスタＭ３２、Ｍ３５、接地電位ＧＮＤからなる回路が形成されるため、出力ノードＯＡ３Ｐの電位は低下してローレベルとなる。
【００３１】
すなわち、出力ノードＯＡ３Ｐには、入力信号Ａ３Ｐに等しい論理出力が得られる。なお、この回路では、定電流回路を構成するトランジスタＭ３５を流れる電流は、トランジスタＭ３２およびこれに直列接続された負荷抵抗Ｒ２１からなる直並列回路、あるいはトランジスタＭ３４，Ｍ３３および負荷抵抗Ｒ３２からなる直列回路の何れかを流れることになる。
【００３２】
図３は、第３の要素回路３を説明する図である。図３において、Ｍ４１ないしＭ４５はＮチャネル型ＭＯＳトランジスタである。Ａ４Ｐ、Ｂ４Ｐ、Ｃ４ＰはそれぞれトランジスタＭ４２、Ｍ４３、Ｍ４４の入力信号である。Ｍ４５は定電流回路を構成するトランジスタであり、トランジスタＭ４５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００３３】
ＶＤＤ、ＧＮＤはそれぞれ電源電位、基準電位であり、Ｒ４１、Ｒ４２は負荷抵抗となる抵抗素子である。
【００３４】
トランジスタＭ４１は、入力信号がローレベルに固定されており、常にＯＦＦ状態となっている。入力信号Ａ４Ｐとしてハイレベルを印加すると、トランジスタＭ４２はＯＮ状
態となる。このとき出力ノードＯ４Ｐは、電源電位ＶＤＤ、負荷抵抗Ｒ４１、トランジスタＭ４２、Ｍ４５、接地電位ＧＮＤからなる回路が形成されるため、電位が低下してローレベルとなる。
【００３５】
入力信号Ａ４Ｐとしてローレベルを印加すると、トランジスタＭ４２はＯＦＦ状態となる。このときトランジスタＭ４１はＯＦＦ状態であるため、電源電位ＶＤＤ、負荷抵抗Ｒ４１、トランジスタＭ４２、Ｍ４５、接地電位ＧＮＤからなる回路は形成されず、出力ノードＯ４Ｐはハイレベルとなる。
【００３６】
入力信号Ｂ４ＰまたはＣ４Ｐとしてハイレベルを印加すると、トランジスタＭ４３またはＭ４４のいずれかがＯＮ状態となる。このとき、電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４３、Ｍ４５、接地電位ＧＮＤからなる回路、あるいは電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４４、Ｍ４５、接地電位ＧＮＤからなる回路の何れかが形成されるため、出力ノードＯ４Ｎの電位が低下してローレベルとなる。
【００３７】
入力信号Ｂ４Ｐ、Ｃ４Ｐとして共にローレベルを印加すると、電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４３、Ｍ４５、接地電位ＧＮＤからなる回路、および電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４４、Ｍ４５、接地電位ＧＮＤからなる回路のいずれも形成されないため、出力ノードＯ４Ｎはハイレベルとなる
図４は、本発明の実施形態にかかる差動論理回路を説明する図である。図４に示すように、この回路は前述の要素回路１，２，３により構成されており、入力信号ＡＰ、ＡＮ、ＢＰ、ＢＮに対して出力ノードＯ４ＰにＯＲ出力が得られる差動ＯＲ回路である。
【００３８】
図１において説明したように、要素回路１において、出力ノードＯＡＢには、入力信号ＡＰ、ＡＮ（ＡＰの反転入力）、ＢＰ、ＢＮ（ＢＰの反転入力）に対してＮＯＲ論理出力（ＡＰとＢＰとのＮＯＲ出力）が得られる。
【００３９】
また、図２において説明したように、要素回路２において、出力ノードＯＡ３Ｐには、入力信号ＡＰ、ＡＮに対してバッファの動作を行い、ＡＰのバッファ出力（ＡＰと同一論理出力）が得られる。
【００４０】
また、図２において説明したように要素回路２’において、出力ノードＯＡ３Ｐ’には、入力信号ＢＰ、ＢＮに対してバッファの動作を行い、ＢＰのバッファ出力（ＢＰと同一論理出力）が得られる。
【００４１】
これらの要素回路により、図４の回路の出力ノードＯ４Ｐには、ＡＰ、ＢＰが共にローレベルのときにのみローレベルとなり、それ以外の場合にはハイレベルとなる出力が得られる。また出力ノードＯ４ＮにはＡＰ、ＢＰが共にローレベルのときにのみハイレベルとなり、それ以外のときにはローレベルとなる出力が得られる。
【００４２】
以上説明したように、本実施形態によれば、電流制御用のトランジスタ（Ｍ２５，Ｍ３５，Ｍ４５）の部分を除き、内部出力ノードＯＡＢ、ＯＡ３Ｐ、ＯＡ３Ｐ’の論理出力を決めるトランジスタ（Ｍ２１，Ｍ２２、Ｍ３２，Ｍ３２’）と、出力ノードＯ４Ｐ、Ｏ４Ｎの論理出力を決めるトランジスタは１段で構成されている。
【００４３】
このため電源電位ＶＤＤを、従来の２段以上のトランジスタで構成する場合に比して低減することができるとともに回路を高速で動作させることができる。
【図面の簡単な説明】
【００４４】
【図１】第１の要素回路（差動ＮＯＲ回路）を説明する図である。
【図２】第２の要素回路（差動バッファ回路）を説明する図である。
【図３】第３の要素回路を説明する図である。
【図４】実施形態にかかる差動論理回路を説明する図である。
【図５】従来の差動論理回路を説明する図である。
【符号の説明】
【００４５】
Ｍ２１〜Ｍ２５ Ｎチャンネル型ＭＯＳトランジスタ
Ｍ３１〜Ｍ３５ Ｎチャンネル型ＭＯＳトランジスタ
Ｍ３１’〜Ｍ３５’Ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１〜Ｍ４５ Ｎチャンネル型ＭＯＳトランジスタ
Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 負荷抵抗
Ｒ３１’、Ｒ３２’、Ｒ４１、Ｒ４２ 負荷抵抗
【技術分野】
【０００１】
本発明は、差動論理回路に係り、特に差動論理回路を用いた組み合わせ論理回路の高速化を図った差動論理回路に関する。
【背景技術】
【０００２】
近年では、半導体回路の高速化への要求がますます増大し、回路の低ノイズ化・高速化の必要性から差動回路への需要が高まっている。
【０００３】
差動回路は小振幅・低ノイズであるという特徴があり、高速動作が可能である。しかし、ＡＮＤ回路あるいはＯＲ回路等の２入力以上の組み合わせ論理回路を構成する場合には、電源電位と基準電位（接地電位）間に、電流制御用ＭＯＳトランジスタを除いて、通常ＭＯＳトランジスタを縦に２段以上接続する構成となる。このため電源電圧を下げて回路を高速化することが難しい。このような差動回路を組み合わせた組み合わせ論理回路の例としては、例えば下記特許文献１が知られている。
【０００４】
図５は、従来の差動論理回路を説明する図である。図において、Ｍ１１、Ｍ１２，Ｍ１３，Ｍ１４はそれぞれＮチャネル型ＭＯＳトランジスタである。トランジスタＭ１１、Ｍ１２の入力信号はそれぞれＡＩＰ，ＡＩＮであり、入力信号ＡＩＮは入力信号ＡＩＰの差動入力信号である。
【０００５】
また、トランジスタＭ１３、Ｍ１４の入力信号はそれぞれＢＩＰ、ＢＩＮであり、入力信号ＢＩＮは入力信号ＢＩＰの差動入力信号である。
【０００６】
トランジスタＭ１５には常に一定の電流が流れるように入力信号ＶＣＳによりそのソース−ドレイン間電圧が制御されている。ＶＤＤ、ＧＮＤはそれぞれ電源電圧、基準電位であり、またＲ１１、Ｒ１２、Ｒ１３は負荷となる抵抗素子である。
【０００７】
この回路は、入力信号ＡＩＰ、ＡＩＮ、ＢＩＰ、ＢＩＮに対して出力信号Ｏ１Ｐ、Ｏ１ＮがＡＮＤ論理となる差動ＡＮＤ回路である。
【特許文献１】特開平２−２４６６１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、差動回路を用いて組み合わせ論理回路を構成する従来の方式では、電流制御用のＭＯＳトランジスタＭ１５を除き、ＭＯＳトランジスタを複数段直列接続する（例えば、トランジスタＭ１３に対してトランジスタＭ１１またはＭ１２を直列に接続する）構成が採用される。また、前記論理組み合わせ回路を構成する負荷抵抗（通常はＦＥＴで構成される）をダイオードあるいは抵抗で構成する場合がある。
【０００９】
このような構成が採用される場合、電流制御用のＭＯＳトランジスタＭ１５、複数段直列接続されたＭＯＳトランジスタ（例えばトランジスタＭ１１、Ｍ１３）および負荷抵抗（例えばＲ１１）に印加する電源電圧（ＶＤＤ）を低減するとともに論理回路の高速化を図ることは困難である。
【００１０】
本発明は、これらの問題点に鑑みてなされたもので、差動回路を用いて組み合わせ論理回路を構成する場合において、電流制御用トランジスタを除いて、ノードの開閉動作するトランジスタを１段で構成することにより、前記論理回路に印加すべき電源電圧を低減するとともに回路の高速化を実現するものである。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するため、次のような手段を採用した。
【００１２】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、 第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動する。
【発明の効果】
【００１３】
本発明は、以上の構成を備えるため、差動回路を用いた論理回路に印加すべき電源電圧を低減して、回路の高速化を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、最良の実施形態を図１ないし図４を参照しながら説明する。これらの図において、図４は本発明の実施形態にかかる差動回路を用いた組み合わせ論理回路（差動論理回路）を説明する図であり、図１ないし３は、それぞれ差動論理回路を構成する要素回路を説明する図である。
【００１５】
図１は、第１の要素回路１（差動ＮＯＲ回路）を説明する図である。図１において、Ｍ２１ないしＭ２５はそれぞれＮチャネル型ＭＯＳトランジスタである。Ａ２Ｐ、Ａ２ＮはそれぞれトランジスタＭ２１、Ｍ２３の入力信号（ゲート信号）であり、入力信号Ａ２Ｎは入力信号Ａ２Ｐの差動入力信号である。
【００１６】
またＢ２Ｐ、Ｂ２ＮはそれぞれトランジスタＭ２２、Ｍ２４の入力信号であり、入力信号Ｂ２Ｎは入力信号Ｂ２Ｐの差動入力信号である。
【００１７】
Ｍ２５は定電流回路を構成するトランジスタであり、トランジスタＭ２５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００１８】
ＶＤＤ、ＧＮＤはそれぞれ電源、基準電位であり、Ｒ２１、Ｒ２２は負荷抵抗となる抵抗素子である。
【００１９】
この回路は、入力信号Ａ２Ｐ、Ａ２Ｎ、Ｂ２Ｐ、Ｂ２Ｎに対して出力ＯＡＢがＮＯＲ論理となる差動ＮＯＲ回路である。
【００２０】
なお、この回路では、定電流回路を構成するトランジスタＭ２５を流れる電流は、ＮＯＲ回路を構成するトランジスタＭ２１とＭ２２の並列回路およびこれに直列接続された負荷抵抗Ｒ２１からなる直並列回路、あるいはトランジスタＭ２４，Ｍ２３および負荷抵抗Ｒ２２からなる直列回路の何れかを流れることになる。
【００２１】
図１に示す回路において、入力信号Ａ２Ｐとしてにハイレベルを印加した場合、トランジスタＭ２１はＯＮ状態となる。一方、入力信号Ａ２Ｎには入力信号Ａ２Ｐの逆相レベルが与えられることからローレベルが印加されることになり、トランジスタＭ２３はＯＦＦ状態となる。このとき出力ＯＡＢノードは入力信号Ｂ２Ｐのレベルに関係なく、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２１、Ｍ２５、基準電位ＧＮＤを経由する回路が形成されるため、その電位が低下してローレベルとなる。
【００２２】
入力信号Ｂ２Ｐとしてハイレベルを印加した場合、トランジスタＭ２２はＯＮ状態となる。一方、入力信号Ｂ２ＮはＢ２Ｐの逆相のレベルが与えられることからローレベルが印加されることになり、トランジスタＭ２４のトランジスタはＯＦＦ状態となる。このとき出力ＯＡＢのノードは入力信号Ａ２Ｐのレベルに関係なく、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２２、Ｍ２５、基準電位ＧＮＤを経由する回路が形成されるため、その電位が低下してローレベルとなる。
【００２３】
次に、入力信号Ａ２Ｐにローレベルを印加した場合、トランジスタＭ２１はＯＦＦ状態となる。一方、トランジスタＭ２３のトランジスタにはハイレベルが印加されることになりＯＮ状態となる。このとき、入力信号Ｂ２Ｐにローレベルが印加されると、トランジスタＭ２２はＯＦＦ状態となる。このため、電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２１、Ｍ２５、基準電位ＧＮＤからなる回路、および電源電位ＶＤＤ、負荷抵抗Ｒ２１、トランジスタＭ２２、Ｍ２５、接地電位ＧＮＤからなる回路はいずれも形成されない。このため出力ノードＯＡＢはハイレベルになる。
【００２４】
すなわち、トランジスタＭ２１、Ｍ２２がいずれもＯＦＦであるとき、トランジスタＭ２３、Ｍ２４はともにＯＮであり、電源電位ＶＤＤ、負荷抵抗Ｒ２２、トランジスタＭ２３、Ｍ２４、Ｍ２５、接地電位ＧＮＤからなる回路が形成される。
【００２５】
図２は、第２の要素回路２（差動バッファ回路）を説明する図である。図２において、Ｍ３１ないしＭ３５はＮチャネル型ＭＯＳトランジスタである。Ａ３Ｐ、Ａ３ＮはそれぞれトランジスタＭ３２、Ｍ３４の入力信号信号であり、入力信号Ａ３Ｎは入力信号Ａ３Ｐの差動入力信号である。
【００２６】
トランジスタＭ３５は定電流回路を構成するトランジスタであり、トランジスタＭ３５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００２７】
ＶＤＤ、ＧＮＤはそれぞれ電源電位、基準電位であり、Ｒ３１、Ｒ３２は負荷抵抗となる抵抗素子である。この回路は入力信号Ａ３Ｐと出力ノードＯＡ３Ｐの論理出力が等しくなる差動バッファ回路である。
【００２８】
図２に示す回路において、トランジスタＭ３３はその入力信号がハイレベルに固定されており、常にＯＮ状態となっている。また、トランジスタＭ３１はその入力信号がローレベルに固定されており、常にＯＦＦ状態となっている。
【００２９】
入力信号Ａ３Ｐとしてハイレベルを印加するとトランジスタＭ３４はＯＮ状態となる。一方、入力信号Ａ３ＮはＡ３Ｐの逆相のレベルが与えられることからローレベルが印加されることになり、トランジスタＭ３２はＯＦＦ状態となる。したがって、電源電位ＶＤＤ、負荷抵抗Ｒ３１、トランジスタＭ３２、Ｍ３５、接地電位ＧＮＤをからなる回路は形成されない。このため、出力ノードＯＡ３Ｐはハイレベルとなる。
【００３０】
入力信号Ａ３Ｐとしてローレベルを印加すると、トランジスタＭ３４はＯＦＦ状態となる。一方、入力信号Ａ３ＮはＡ３Ｐの逆相レベルが与えられることからハイレベルが印加されることになり、トランジスタＭ３２はＯＮ状態となる。このとき、電源電位ＶＤＤ、負荷抵抗Ｒ３１、トランジスタＭ３２、Ｍ３５、接地電位ＧＮＤからなる回路が形成されるため、出力ノードＯＡ３Ｐの電位は低下してローレベルとなる。
【００３１】
すなわち、出力ノードＯＡ３Ｐには、入力信号Ａ３Ｐに等しい論理出力が得られる。なお、この回路では、定電流回路を構成するトランジスタＭ３５を流れる電流は、トランジスタＭ３２およびこれに直列接続された負荷抵抗Ｒ２１からなる直並列回路、あるいはトランジスタＭ３４，Ｍ３３および負荷抵抗Ｒ３２からなる直列回路の何れかを流れることになる。
【００３２】
図３は、第３の要素回路３を説明する図である。図３において、Ｍ４１ないしＭ４５はＮチャネル型ＭＯＳトランジスタである。Ａ４Ｐ、Ｂ４Ｐ、Ｃ４ＰはそれぞれトランジスタＭ４２、Ｍ４３、Ｍ４４の入力信号である。Ｍ４５は定電流回路を構成するトランジスタであり、トランジスタＭ４５は、入力信号ＶＣＳによりそのドレイン・ソース間電圧が制御され常に一定の電流が流れるように制御されている。
【００３３】
ＶＤＤ、ＧＮＤはそれぞれ電源電位、基準電位であり、Ｒ４１、Ｒ４２は負荷抵抗となる抵抗素子である。
【００３４】
トランジスタＭ４１は、入力信号がローレベルに固定されており、常にＯＦＦ状態となっている。入力信号Ａ４Ｐとしてハイレベルを印加すると、トランジスタＭ４２はＯＮ状
態となる。このとき出力ノードＯ４Ｐは、電源電位ＶＤＤ、負荷抵抗Ｒ４１、トランジスタＭ４２、Ｍ４５、接地電位ＧＮＤからなる回路が形成されるため、電位が低下してローレベルとなる。
【００３５】
入力信号Ａ４Ｐとしてローレベルを印加すると、トランジスタＭ４２はＯＦＦ状態となる。このときトランジスタＭ４１はＯＦＦ状態であるため、電源電位ＶＤＤ、負荷抵抗Ｒ４１、トランジスタＭ４２、Ｍ４５、接地電位ＧＮＤからなる回路は形成されず、出力ノードＯ４Ｐはハイレベルとなる。
【００３６】
入力信号Ｂ４ＰまたはＣ４Ｐとしてハイレベルを印加すると、トランジスタＭ４３またはＭ４４のいずれかがＯＮ状態となる。このとき、電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４３、Ｍ４５、接地電位ＧＮＤからなる回路、あるいは電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４４、Ｍ４５、接地電位ＧＮＤからなる回路の何れかが形成されるため、出力ノードＯ４Ｎの電位が低下してローレベルとなる。
【００３７】
入力信号Ｂ４Ｐ、Ｃ４Ｐとして共にローレベルを印加すると、電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４３、Ｍ４５、接地電位ＧＮＤからなる回路、および電源電位ＶＤＤ、負荷抵抗Ｒ４２、トランジスタＭ４４、Ｍ４５、接地電位ＧＮＤからなる回路のいずれも形成されないため、出力ノードＯ４Ｎはハイレベルとなる
図４は、本発明の実施形態にかかる差動論理回路を説明する図である。図４に示すように、この回路は前述の要素回路１，２，３により構成されており、入力信号ＡＰ、ＡＮ、ＢＰ、ＢＮに対して出力ノードＯ４ＰにＯＲ出力が得られる差動ＯＲ回路である。
【００３８】
図１において説明したように、要素回路１において、出力ノードＯＡＢには、入力信号ＡＰ、ＡＮ（ＡＰの反転入力）、ＢＰ、ＢＮ（ＢＰの反転入力）に対してＮＯＲ論理出力（ＡＰとＢＰとのＮＯＲ出力）が得られる。
【００３９】
また、図２において説明したように、要素回路２において、出力ノードＯＡ３Ｐには、入力信号ＡＰ、ＡＮに対してバッファの動作を行い、ＡＰのバッファ出力（ＡＰと同一論理出力）が得られる。
【００４０】
また、図２において説明したように要素回路２’において、出力ノードＯＡ３Ｐ’には、入力信号ＢＰ、ＢＮに対してバッファの動作を行い、ＢＰのバッファ出力（ＢＰと同一論理出力）が得られる。
【００４１】
これらの要素回路により、図４の回路の出力ノードＯ４Ｐには、ＡＰ、ＢＰが共にローレベルのときにのみローレベルとなり、それ以外の場合にはハイレベルとなる出力が得られる。また出力ノードＯ４ＮにはＡＰ、ＢＰが共にローレベルのときにのみハイレベルとなり、それ以外のときにはローレベルとなる出力が得られる。
【００４２】
以上説明したように、本実施形態によれば、電流制御用のトランジスタ（Ｍ２５，Ｍ３５，Ｍ４５）の部分を除き、内部出力ノードＯＡＢ、ＯＡ３Ｐ、ＯＡ３Ｐ’の論理出力を決めるトランジスタ（Ｍ２１，Ｍ２２、Ｍ３２，Ｍ３２’）と、出力ノードＯ４Ｐ、Ｏ４Ｎの論理出力を決めるトランジスタは１段で構成されている。
【００４３】
このため電源電位ＶＤＤを、従来の２段以上のトランジスタで構成する場合に比して低減することができるとともに回路を高速で動作させることができる。
【図面の簡単な説明】
【００４４】
【図１】第１の要素回路（差動ＮＯＲ回路）を説明する図である。
【図２】第２の要素回路（差動バッファ回路）を説明する図である。
【図３】第３の要素回路を説明する図である。
【図４】実施形態にかかる差動論理回路を説明する図である。
【図５】従来の差動論理回路を説明する図である。
【符号の説明】
【００４５】
Ｍ２１〜Ｍ２５ Ｎチャンネル型ＭＯＳトランジスタ
Ｍ３１〜Ｍ３５ Ｎチャンネル型ＭＯＳトランジスタ
Ｍ３１’〜Ｍ３５’Ｎチャンネル型ＭＯＳトランジスタ
Ｍ４１〜Ｍ４５ Ｎチャンネル型ＭＯＳトランジスタ
Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２ 負荷抵抗
Ｒ３１’、Ｒ３２’、Ｒ４１、Ｒ４２ 負荷抵抗
【特許請求の範囲】
【請求項１】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、
前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、
第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動することを特徴とする差動論理回路。
【請求項２】
請求項１記載の差動論理回路において、
並列接続された第５および第６のＦＥＴと第３の負荷抵抗からなる直列回路、直列接続された第７および第８のＦＥＴと第４の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第５および第６のＦＥＴに供給されるゲート信号の論理演算結果を前記第３の負荷抵抗を介して出力する補助論理回路を備え、
該補助論理回路の出力を前記差動論理回路に供給することを特徴とする差動論理回路。
【請求項３】
請求項２記載の差動論理回路において、
複数の補助論理回路を備え、各補助論理回路の出力をそれぞれ第１，第２，第４のＦＥＴのゲートに供給したことを特徴とする差動論理回路。
【請求項４】
請求項２記載の差動論理回路において、
補助論理回路を構成する第５および第６のＦＥＴに供給されるゲート信号がともに第５および第６のＦＥＴをオフに駆動する信号であるとき第７および第８のＦＥＴからなる直列回路をオンに駆動することを特徴とする差動論理回路。
【請求項５】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、
前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、
第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動するとともに、
並列接続された第５および第６のＦＥＴと第３の負荷抵抗からなる直列回路、直列接続された第７および第８のＦＥＴと第４の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第５および第６のＦＥＴに供給されるゲート信号の論理演算結果を前記第３の負荷抵抗を介して前記差動論理回路の第４のＦＥＴのゲートに供給する補助論理回路、
並列接続された第９および第１０のＦＥＴと第５の負荷抵抗からなる直列回路、直列接続された第１１および第１２のＦＥＴと第６の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第９および第１０のＦＥＴに供給されるゲート信号の論理演算結果を前記第５の負荷抵抗を介して前記差動論理回路の第１のＦＥＴのゲートに供給する補助論理回路、並びに、
並列接続された第１３および第１４のＦＥＴと第７の負荷抵抗からなる直列回路、直列接続された第１５および第１６のＦＥＴと第８の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１３および第１４のＦＥＴに供給されるゲート信号の論理演算結果を前記第７の負荷抵抗を介して前記差動論理回路の第２のＦＥＴのゲートに供給する補助論理回路、
を備えたことを特徴とする差動論理回路。
【請求項１】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、
前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、
第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動することを特徴とする差動論理回路。
【請求項２】
請求項１記載の差動論理回路において、
並列接続された第５および第６のＦＥＴと第３の負荷抵抗からなる直列回路、直列接続された第７および第８のＦＥＴと第４の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第５および第６のＦＥＴに供給されるゲート信号の論理演算結果を前記第３の負荷抵抗を介して出力する補助論理回路を備え、
該補助論理回路の出力を前記差動論理回路に供給することを特徴とする差動論理回路。
【請求項３】
請求項２記載の差動論理回路において、
複数の補助論理回路を備え、各補助論理回路の出力をそれぞれ第１，第２，第４のＦＥＴのゲートに供給したことを特徴とする差動論理回路。
【請求項４】
請求項２記載の差動論理回路において、
補助論理回路を構成する第５および第６のＦＥＴに供給されるゲート信号がともに第５および第６のＦＥＴをオフに駆動する信号であるとき第７および第８のＦＥＴからなる直列回路をオンに駆動することを特徴とする差動論理回路。
【請求項５】
並列接続された第１および第２のＦＥＴと第１の負荷抵抗からなる直列回路、並列接続された第３および第４のＦＥＴと第２の負荷抵抗からなる直列回路を並列に接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１および第２のＦＥＴに供給されるゲート信号の論理演算結果を前記第１の負荷抵抗を介して出力する差動論理回路において、
前記直流電源の電源端子間に直列接続されるＦＥＴは前記電流制御用ＦＥＴと前記第１，第２，第３，第４のＦＥＴのうち何れか１つのみであり、
第１および第２のＦＥＴに供給されるゲート信号がともに第１および第２のＦＥＴをオフに駆動する信号であるとき第３および第４のＦＥＴの少なくとも一方をオンに駆動するとともに、
並列接続された第５および第６のＦＥＴと第３の負荷抵抗からなる直列回路、直列接続された第７および第８のＦＥＴと第４の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第５および第６のＦＥＴに供給されるゲート信号の論理演算結果を前記第３の負荷抵抗を介して前記差動論理回路の第４のＦＥＴのゲートに供給する補助論理回路、
並列接続された第９および第１０のＦＥＴと第５の負荷抵抗からなる直列回路、直列接続された第１１および第１２のＦＥＴと第６の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第９および第１０のＦＥＴに供給されるゲート信号の論理演算結果を前記第５の負荷抵抗を介して前記差動論理回路の第１のＦＥＴのゲートに供給する補助論理回路、並びに、
並列接続された第１３および第１４のＦＥＴと第７の負荷抵抗からなる直列回路、直列接続された第１５および第１６のＦＥＴと第８の負荷抵抗からなる直列回路を並列接続して電流制御用ＦＥＴを介して直流電源に接続し、前記第１３および第１４のＦＥＴに供給されるゲート信号の論理演算結果を前記第７の負荷抵抗を介して前記差動論理回路の第２のＦＥＴのゲートに供給する補助論理回路、
を備えたことを特徴とする差動論理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−２００９４５（Ｐ２００９−２００９４５Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４１８３１（Ｐ２００８−４１８３１）
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２２日（２００８．２．２２）
【出願人】（０００２３３２９５）日立情報通信エンジニアリング株式会社 (195)
【Ｆターム（参考）】
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