【課題】良好な動作をおこなう半導体表示装置を提供する。
【解決手段】ｐ型トランジスタ、第１の容量素子、第１のスイッチ、ｎ型トランジスタ、第２の容量素子、第２のスイッチを有する半導体表示装置であって、第１の容量素子の第１の電極は、第１の配線に電気的に接続されており、第１の容量素子の第２の電極は、ｐ型トランジスタのゲートに電気的に接続されており、第１のスイッチの第１の端子は、ｐ型トランジスタのゲートに電気的に接続されており、第１のスイッチの第２の端子は、ｐ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続され、第２の容量素子の第１の電極は、第１の配線に電気的に接続されており、第２の容量素子の第２の電極は、ｎ型トランジスタのゲートに電気的に接続されており、第２のスイッチの第１の端子は、ｎ型トランジスタのゲートに電気的に接続されており、第２のスイッチの第２の端子は、ｎ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されている。 （もっと読む）

本回路は、ゲート・ソース接合を有するＥモードトランジスタ（Ｅ３，Ｅ４，Ｅ５）と、ゲート・ソース接合を有するＤモードトランジスタ（Ｄ）と、Ｄモードトランジスタのソース（４）と信号出力（ＯＵＴ）端として設けられるＥモードトランジスタのドレイン（２）との間に電圧降下（Ｅ１，Ｅ２）を生じさせる構成要素と、Ｅモードトランジスタのドレイン（２）とＤモードトランジスタのゲート（６）との間の接続ラインと、Ｅモードトランジスタのゲート（３，２４，２７）の信号入力（ＩＮ）端とを備える。Ｅモードトランジスタは、ＮＡＮＤ及び／又はＮＯＲ論理回路として動作するように配置される。本回路は、低い電流を流すのみで、ＧａＡｓテクノロジーにおける論理回路を動作させることができる。
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本回路は、ゲート・ソース接合を有するＥモードトランジスタ（Ｅ３）と、ゲート・ソース接合を有するＤモードトランジスタ（Ｄ）と、Ｄモードトランジスタのソース（４）とＥモードトランジスタのドレイン（２）との間に電圧降下を生じさせる構成要素（Ｅ１、Ｅ２）と、Ｅモードトランジスタのドレイン（２）とＤモードトランジスタのゲート（６）との間の接続ラインとを備える。Ｅモードトランジスタのゲート（３）は入力信号（ＩＮ）用に設けられ、Ｅモードトランジスタのドレイン（２）は出力信号（ＯＵＴ）用に設けられる。本回路は、低電流を流すのみでＧａＡｓテクノロジーにおける論理回路を動作させることができる。
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【課題】パワースイッチをオンとする際に発生する電源ノイズが許容値を超えないようにし、かつ、内部回路に与える電源電圧の立ち上がり時間を短縮することができるようにした半導体集積回路装置を提供する。
【解決手段】信号処理回路１５に対する電源投入時に、パワースイッチをなすＮＭＯＳトランジスタ２１−１〜２１−４、２２−１〜２２−４のうち、まず、ＮＭＯＳトランジスタ２１−１〜２１−４をオンとする。その後、信号処理回路１５が出力端子２０−１に出力する出力信号ＯＵＴの電圧変化を検出し、電源ノイズがピーク値に達したことが検出されると、ＮＭＯＳトランジスタ２２−１〜２２−４をオンとする。 （もっと読む）

【課題】入力差動信号のコモン電圧が変化しても、終端抵抗を一定に保持でき、かつ、簡易な回路構成の終端抵抗調整回路。
【解決手段】抵抗値を調整可能な第１の終端抵抗回路と、第１の終端抵抗回路と並列に接続され、抵抗値を調整可能な第２の終端抵抗回路と、第１及び第２の終端抵抗回路の抵抗値を調整するための調整用抵抗回路と、調整用抵抗回路により定まる第１の電圧と、外部に接続された基準抵抗により定まる第２の電圧とが入力され、両電圧が等しくなるように動作するとともに、第１及び第２の終端抵抗回路に対し抵抗調整信号を出力する第１の増幅回路と、第１の終端抵抗回路が接続された第１の端子と、第２の終端抵抗回路が接続された第２の端子と、第１及び第２の端子に与えられる差動信号のコモン電圧に基づく電圧と、第１又は第２の電圧とが入力され、両電圧が等しくなるように動作する第２の増幅回路と、を備える終端抵抗調整回路。 （もっと読む）

【課題】 ＣＭＯＳレベルより電圧振幅レベルの小さい入力信号の電圧レベルの遷移を高速に判定するための電圧増幅回路を提供する。
【解決手段】 基準電圧ＶＩＮＢに対する入力信号ＶＩＮの電圧変化を増幅して第１出力端子Ｎ１より第１出力電圧を出力するＭＯＳＦＥＴを用いて構成される前段回路部１０と、第１出力電圧の電圧変化を増幅して、第２出力端子Ｎ２より第２出力電圧を出力する後段回路部２０を備え、後段回路部２０が、ゲートが第１出力端子Ｎ１と、ドレインが第２出力端子Ｎ２と、ソースが第１電源電圧ＧＮＤと夫々接続するＭＯＳＦＥＴからなる第１トランジスタＭ１と、ゲートとドレインが第１出力端子Ｎ１と、ソースが第２出力端子Ｎ２と夫々接続する第１トランジスタＭ１と同じ導電型のＭＯＳＦＥＴからなる第２トランジスタＭ２と、一端が第２電源電圧Ｖｃｃと、他端が第２出力端子Ｎ２と夫々接続する第１電流源回路Ｓ１を備えて構成される。 （もっと読む）

【課題】伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。
【解決手段】論理信号をそれぞれ入力とする第１及び第２の入力端子Ａ、Ｂを有し、ソースがそれぞれに対応する第１及び第２の入力端子Ａ、Ｂに接続され、ゲートが、第２及び第１の入力端子Ｂ、Ａに交差接続された第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２を備え、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインが共通接続され、第１の電源ＶＤＤと、第１及び第２のＭＯＳトランジスタＮＭ１、ＮＭ２のドレインの共通ノードＮ１との間に接続され、リセット信号／ＲＥＳＥＴをゲートに受けリセット時に導通するＭＯＳトランジスタＰＭ１を備え、さらに共通ノードＮ１を入力端に接続してなるインバータＩＮＶを備えている。 （もっと読む）

【課題】ダミーゲートアレイのＰＮ貫通電流による短絡現象により、本来の集積半導体回路構成の不良率に不良率が上乗せされるので、本来の集積半導体回路構成の不良率より高い不良率となっていまい、本来の回路の収率より集積半導体回路全体の収率が下がっていたので、本来の回路が正常であれば、ダミーゲートアレイに不良があってもそのダミーゲートアレイさえ使わなければ正常動作する集積半導体回路を提供する。
【解決手段】メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供する。 （もっと読む）

【課題】
本発明の課題は差動入力信号を受けるトランジスタの特性のばらつきに伴う比較誤差を制御することが可能な比較器を提供することである。
【解決手段】
第１信号を受ける第１トランジスタと、第２信号を受ける第２トランジスタとからなる入力部と、第１電流経路と、第２電流経路と、第１電流経路中の第１ノード及び第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、第１トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第１スイッチと、第２トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第２スイッチと、第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、第１スイッチ、第２スイッチ、第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部とを備えることを特徴とする比較回路が供給される。
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【課題】低い位相雑音の増幅回路を提供する。
【解決手段】増幅回路には、第１のカレント・ミラーのダイオード接続されたトランジスタに並列に接続され且つ差動対の第１のトランジスタにインバータの形態で接続された、第２タイプの導電性をもつ第１の相補形トランジスタが含まれ、第１の相補形トランジスタのゲートまたはベースが差動対の第１のトランジスタのゲートまたはベースに接続され、さらに前記増幅回路には、第２のカレント・ミラーのダイオード接続されたトランジスタに並列に接続され且つ差動対の第２のトランジスタにインバータの形態で接続された、第２タイプの導電性をもつ第２の相補形トランジスタが含まれ、第２の相補形トランジスタのゲートまたはベースが差動対の第２のトランジスタのゲートまたはベースに接続される。 （もっと読む）