低電流回路は、論理ステージ（Ｅ３，Ｅ４，Ｅ５）と、インバータステージ（Ｅ８）と、ドライバステージ（Ｅ９，Ｅ１０）とを備える。論理ステージおよびインバータステージには電流リミッタが設けられ、電流リミッタは、Ｄモードフィードバックトランジスタ（Ｄ１；Ｄ２）および電圧降下を生成する要素（Ｅ１，Ｅ２；Ｅ６，Ｅ７）を備える。フィードバックループ（ＦＬ）は、Ｄモードフィードバックトランジスタのソースおよびゲートを、この要素を介して接続する。ドライバステージは、トーテムポール状に接続されたＥモードトランジスタ（Ｅ９，Ｅ１０）を備え、それは、負荷回路を接続および非接続とするように、ＤモードトランジスタおよびＥモードトランジスタを駆動する。この回路は、オン状態において大電流能力を提供するとともに、オフ状態において無視できるほどの電流を有する。
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【課題】差動入力信号の振幅中心電圧が高い場合でも、差動出力信号の振幅変動やジッタを抑制することができるドライバ回路を提供することである。
【解決手段】本発明にかかるドライバ回路は、トランジスタＭ１と、トランジスタＭ１のソースと電源端子との間に接続された負荷素子Ｒ１と、トランジスタＭ１とカレントミラー回路を構成するトランジスタＭ２と、入力された差動入力信号に応じた差動出力信号を出力すると共に、トランジスタＭ２によりソースにバイアス電流が供給される一対のトランジスタを備える差動対と、トランジスタＭ２のソースと電源端子との間に接続された負荷素子Ｒ２と、非反転入力端子がトランジスタＭ１のソースと接続され、反転入力端子がトランジスタＭ２のソースと接続され、出力が差動対を構成する一対のトランジスタのバックゲートに接続されたオペアンプＡＭＰ１と、を有する。 （もっと読む）

【課題】入力／出力（ＩＯ）サーキットを保護する為のバイアス電圧を発生させる。
【解決手段】供給電圧から、制御できる範囲で発生した第１バイアス電圧を受信し、集積回路（ＩＣ）の入力／出力（ＩＯ）コア・エンド・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子の作動電圧耐容最高リミット以下に抑え、ＩＯパッドとインターフェースさせる作業、ＩＯパッドを通して供給されている外部電圧から制御できる範囲で発生した第２バイアス電圧を受信し、ＩＯパッドとインターフェースさせる作業、を含む。この手法は更に、ＩＯコアによって発生したコントロール・シグナルを、制御できる範囲で活用し、ドライバー・モードで作動の際には第１バイアス電圧から、フェイルセーフ及び耐性モードで作動の際には第２バイアス電圧から、出力バイアス電圧を導出する作業も含む。 （もっと読む）

【課題】通常動作モードとテスト動作モードの切換に使用した兼用外部端子をテスト動作モード時のモニター端子としても使用できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、通常動作モードとテスト動作モードを切り換える切換回路と、前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であり、前記切換回路は、前記兼用外部端子にて前記半導体装置で通常使用する入出力電圧の範囲外の電圧の印加を検出する検出回路と、全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧の印加が検出された場合テスト開始信号を出力する論理回路と、前記テスト開始信号をラッチする記憶回路とを含み、前記テスト動作モードに切り換わった後、前記兼用外部端子の内、１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることでテスト動作モードが維持される。 （もっと読む）

【課題】プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供する。
【解決手段】パスホールド回路に制御端子ＣＮＴを設ける。この制御端子ＣＮＴの反転出力で動作するスイッチとしてＭＯＳＦＥＴ１３を備える。一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。ＭＯＳＦＥＴ１２及びＭＯＳＦＥＴ１３を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。 （もっと読む）

【課題】ＰＭＯＳトランジスタのみで論理和を実現することのできる論理ゲートを提供する。
【解決手段】本発明の論理ゲートは、複数の入力信号に対応して第１ノードＮ１の電圧を制御する第１駆動部１０と、第１ノードＮ１の電圧値を制御する第２駆動部１２と、第１ノードＮ１に印加される電圧値に対応して第１電源ＶＤＤと出力端子Ｖｏｕｔとの接続要否を制御する第３駆動部１４と、第３駆動部１４と第２電源ＶＳＳとの間に接続される制御トランジスタＭ８と、制御トランジスタＭ８のゲート電極と第２電源ＶＳＳの接続要否を制御する第４駆動部１６とを具備し、第１駆動部〜第４駆動部を構成するトランジスタ及び制御トランジスタＭ８はＰＭＯＳのみで形成されていることを特徴とする。 （もっと読む）

【課題】異なるエッジを持つ信号間におけるスキューの影響を抑制する。
【解決手段】原稿からの反射光を光電変換するイメージセンサ（ＣＣＤ２）を駆動する駆動ドライバ回路として、ＤＲＶ４の前段にｐｒｅーＤＲＶ１０を設ける。また、ＴＧ１’は、イメージセンサ（ＣＣＤ２）の入力信号極性と同極性のタイミング信号を出力する。ＤＲＶ４での立ち上がり／立ち下がり遅延時間やドライバのＨｉｇｈ／Ｌｏｗスレッシュレベルのバラツキを、ｐｒｅ−ＤＲＶ１０のバラツキで相殺する構成にしたので、同じエッジをもつ信号間だけでなく、異なるエッジをもつ信号間でもスキューを低減することができる。 （もっと読む）

【課題】同一のディプレッション型トランジスタから構成することによって同一プロセスにて簡易に製造できるとともに、低温で生成された場合であっても良好な出力特性を得ることができるＦＥＴを有し、高速駆動可能な半導体電子回路を提供すること。
【解決手段】デジタル回路１００は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。 （もっと読む）

【課題】入力端子にノイズが発生する。
【解決手段】第１の電流経路は、第１の電源端子と第１の出力端子間に接続され、制御端子に差動入力信号の一方が入力される第１のトランジスタと、第２の電源端子と第１の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第２のトランジスタと、第１の電源端子と第１のトランジスタとの間に接続される第１のスイッチ回路とを有し、第２の電流経路は、第２の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の一方が入力される第３のトランジスタと、第１の電源端子と第２の出力端子との間に接続され、制御端子に差動入力信号の他方が入力される第４のトランジスタと、第２の電源端子と第３のトランジスタとの間に接続される第２のスイッチ回路とを有し、第１、第２のスイッチ回路は、制御信号により導通状態が制御される差動増幅器。 （もっと読む）

信頼性を向上させるため、スイッチング性能向上のための接続バルクと均一電圧分布のためのバイアス抵抗器とを備えるスイッチが説明される。一例示的設計において、スイッチ（７００）はスタックに結合された複数のトランジスタ（７１０ａ−ｋ）と、スタック内の少なくとも１つの中間ノードへ結合された少なくとも１つの抵抗器（７４０ａ−ｋ）とを含む。トランジスタは、（ｉ）スタック内の第１のトランジスタへ印加される第１の電圧と、（ｉｉ）第１の電圧より低く、トランジスタのバルクノードへ印加される、第２の電圧（Ｖ_ＢＵＬＫ）とを有する。抵抗器（７４０ａ−ｋ）は、トランジスタ（７１０ａ−ｋ）がオフのときにトランジスタ（７１０ａ−ｋ）の整合バイアス状態を維持する。一例示的設計では、各トランジスタのソースおよびドレイン間に１つの抵抗器が結合される。別の例示的設計では、各中間ノードと第１の電圧との間に１つの抵抗器が結合される。この抵抗器は各トランジスタのソースを第１の電圧に維持する。
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