【課題】
本発明の課題は差動入力信号を受けるトランジスタの特性のばらつきに伴う比較誤差を制御することが可能な比較器を提供することである。
【解決手段】
第１信号を受ける第１トランジスタと、第２信号を受ける第２トランジスタとからなる入力部と、第１電流経路と、第２電流経路と、第１電流経路中の第１ノード及び第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、第１トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第１スイッチと、第２トランジスタへの高電位の供給又はグランド電位の供給、または供給の遮断を行う第２スイッチと、第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、第１スイッチ、第２スイッチ、第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部とを備えることを特徴とする比較回路が供給される。

【発明の詳細な説明】
【技術分野】
【０００１】
判定電圧を可変とすることが可能な比較回路、その比較回路を用いたアナログデジタル変換装置、及び、そのアナログデジタル変換装置を用いた信号処理装置に関する。
【背景技術】
【０００２】
制御回路等に多くもちいられている電圧比較型の比較器は、一般的に、差動入力信号の一方をゲートに受ける２個のＭＯＳトランジスタと、差動入力信号の電圧に応じてそのＭＯＳトランジスタが電流を制御する２本の電流経路と、電流経路間の電位差を増幅し、保持するラッチ部とを備える。
従って上記のＭＯＳトランジスタの特性の差、又は、ラッチ部の増幅、保持特性によって、上記の比較器において、差動入力信号の電圧間の比較を行う際に、誤差が生じる。その結果、この電圧比較型の比較器を用いて構成したアナログ／デジタル変換器に変換誤差を生じることとなる。
【０００３】
そこで、差動入力信号の電圧間の比較を行う際に、比較器において生じる誤差を制御する方法が提案されている（非特許文献１、非特許文献２。）。
非特許文献１、及び、非特許文献２においては、比較器において生じる誤差を制御するため、電流経路間の電位差を増幅し、保持するラッチ部の特性を、精度よく制御する方法が提案されている。
【０００４】
そして、非特許文献１は、ラッチ部の特性を制御するため、ラッチ部を構成するＭＯＳトランジスタのゲートに可変容量を付加し、比較器からの出力信号の電位に応じて、付加容量の大きさを調整する回路構成を開示している。
一方、非特許文献２は、ラッチ部の特性を制御するため、ラッチ部から出力される信号を伝える信号線に可変容量を付加し、比較器からの相補出力信号の論理に応じて、付加容量の大きさを調整する回路構成を開示している。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】P. M. Figueiredo, P. Cardoso, A. Lopes, C. Fachada, N. Hamanishi, K. Tanabe, and J. Vital, “A 90nm CMOS 1.2V 6b 1GS/s two-step subranging ADC,” IEEE International Solid-State Circuits Conference, vol. XLIX, pp. 568-569, February 2006.
【非特許文献２】J. Cranincky and G. Van der Plas, ”A 65fJ/converseon-step 0-to-50MS/s 0-to-0.7mW9b charge-sharing SAR ADC in 90nm digital CMOS,” IEEE International Solid-State Circuits Conference, vol. XL, pp. 246-247, February 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、判定電圧を可変とすることが可能な比較回路、その比較回路を用いて回路面積の縮小が可能なアナログデジタル変換装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一側面によれば、第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の第１ノード及び前記第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第２スイッチと、前記第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路が供給される。
【発明の効果】
【０００８】
本発明によれば、判定電圧を可変とすることが可能な比較回路、その比較回路を用いて回路面積の縮小が可能なアナログデジタル変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は実施例１の比較回路１０を示す回路図である。
【図２】図２Ａ、図２Ｂ、図２Ｃ、図２Ｄは、遅延回路５１、ロジック回路５６を示す回路図である。
【図３】図３は遅延回路５１を制御するロジック回路５６の動作に関するフローチャートを示す。
【図４】図４は、ロジック回路５６の動作を説明するタイミングチャートを示す。
【図５】図５Ａ、図５Ｂは、信号ＬＰ又は信号ＬＭの立ち上がり時刻を遅延させたときの信号ＯＰと信号ＯＭの信号電位の変化を表した図である。
【図６】図６は実施例２の比較回路１００を示す回路図である。
【図７】図７は実施例３の比較回路２００を示す回路図である。
【図８】図８は実施例４の比較回路３００を示す回路図である。
【図９】図９は実施例５の比較回路４００を示す回路図である。以下追加の図面
【図１０】図１０は、実施例６のＡＤＣ（Analog digital converter）５００を示す。
【図１１】図１１Ａ、図１１Ｂは、遅延回路５２０における、インバータ５２３、５２５の例を示す。
【図１２】図１２Ａ、図１２Ｂはラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０について、実施例６における動作を説明する図である。
【図１３】図１３は、信号ＣＮＴＬの論理、信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄ、及び、入力信号Ｖｉを構成する信号Ｖｉ−と信号Ｖｉ＋との間の電位差の関係を表した図である。
【図１４】図１４は、実施例６のＡＤＣ回路５００による、信号Ｖｉ＋と、信号Ｖｉ−からなる相補信号の電位差を、検出する時の動作波形を示す。
【図１５】図１５は、逐次比較動作制御回路５３０が行うＴｄ＝｜Ａｘｐ−Ａｘｍ｜の制御と、その制御によって実行される入力電位Ｖｉ＋とＶｉ−の差の検出方法について説明するフローチャートである。
【図１６】図１６Ａ、図１６Ｂは、信号ＣＮＴＬ５３１が表す２進数と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位の差分との相関において、直線性がない場合に、ＡＤＣ５００によるアナログデジタル変換により出力されるデジタル信号Ｄｏｕｔが表す２進数との関係を導き出す方法を説明する表である。
【図１７】図１７は、実施例７のＡＤＣ６００を示す。
【図１８】図１８は、実施例８のＡＤＣ回路７００を示す。
【図１９】図１９は、実施例９のＡＤＣ回路８００を示す。
【図２０】図２０は、実施例１０のＡＤＣ９００を示す図である。
【図２１】図２１は、実施例６から実施例１０までに示したＡＤＣを使用した受信装置１について示す図である。
【発明を実施するための形態】
【００１０】
本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。
【実施例１】
【００１１】
図１は実施例１の比較回路１０を示す回路図である。比較回路１０はラッチ部２０と、入力部３０と、比較動作制御回路４０と、比較動作設定回路５０とを備える。
比較動作制御回路４０は、Ｐ型ＭＯＳトランジスタ４２、４３と、Ｎ型ＭＯＳトランジスタ４１を備える。
Ｎ型ＭＯＳトランジスタ４１は、入力部３０のＮ型ＭＯＳトランジスタ３１、３２のソースと接続するドレイン、グランドＶＳＳ７０と接続するソース、信号Ｌを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ４１は信号Ｌの論理が”Ｈ”のときに、グランドＶＳＳ７０から入力部３０へグランド電位を供給し、論理が”Ｌ”のときに、グランドＶＳＳ７０から入力部３０へのグランド電位の供給を遮断する。Ｎ型ＭＯＳトランジスタ４１は入力部３０とグランドＶＳＳ７０とを接続、又は、遮断するスイッチの役割をする。
【００１２】
Ｐ型ＭＯＳトランジスタ４２は高電位ＶＤＤ電源６０に接続するソースと、ラッチ部のＮ型ＭＯＳトランジスタ２３のソースと接続するドレインと、信号ＬＭを受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ４２は信号ＬＭの論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からラッチ部２０及び入力部３０への高電位ＶＤＤの供給を遮断し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からラッチ部２０及び入力部３０への高電位ＶＤＤを供給する。Ｐ型ＭＯＳトランジスタ４２はラッチ部２０及び入力部３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
Ｐ型ＭＯＳトランジスタ４３は高電位ＶＤＤ電源６０に接続するソースと、ラッチ部のＮ型ＭＯＳトランジスタ２４のソースと接続するドレインと、信号ＬＰを受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ４３は信号ＬＰの論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からラッチ部２０及び入力部３０への高電位ＶＤＤの供給を遮断し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からラッチ部２０及び入力部３０への高電位を供給する。Ｐ型ＭＯＳトランジスタ４３はラッチ部２０及び入力部３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００１３】
入力部３０は、Ｎ型ＭＯＳトランジスタ３１、３２を備える。Ｎ型ＭＯＳトランジスタ３１はラッチ部のＮ型ＭＯＳトランジスタ２３のソースと接続するドレイン、比較動作制御回路４０のＮ型ＭＯＳトランジスタのドレインと接続するソース、入力信号ＶＩＰを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ３１のオン抵抗値は、入力信号ＶＩＰの電位に応じて変化する。Ｎ型ＭＯＳトランジスタ３２はラッチ部のＮ型ＭＯＳトランジスタ２４のソースと接続するドレイン、比較動作制御回路４０のＮ型ＭＯＳトランジスタのドレインと接続するソース、信号ＶＩＭを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ３２のオン抵抗値は、信号ＶＩＭの電位に応じて変化する。
その結果、Ｎ型ＭＯＳトランジスタ３１、３２のドレインには入力信号ＶＩＰ、入力信号ＶＩＭそれぞれの論理を反転した信号が発生する。
【００１４】
ラッチ部２０は、Ｐ型ＭＯＳトランジスタ２１、２２、及び、Ｎ型ＭＯＳトランジスタ２３、２４を備える。
Ｐ型ＭＯＳトランジスタ２１はＮ型ＭＯＳトランジスタ２３のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ２２のドレインと接続するゲート、高電位ＶＤＤ電源６０と接続するソースを備える。
Ｐ型ＭＯＳトランジスタ２２はＮ型ＭＯＳトランジスタ２４のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ２３のドレインと接続するゲート、高電位ＶＤＤ電源６０と接続するソースを備える。
【００１５】
Ｎ型ＭＯＳトランジスタ２３はＰ型ＭＯＳトランジスタ２１のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ２４のドレインと接続するゲート、入力部３０のＮ型ＭＯＳトランジスタ３１のドレインと接続するソースを備える。その結果、Ｎ型ＭＯＳトランジスタ２３のソースには、入力信号ＶＩＰの論理を反転した信号が現れる。
Ｎ型ＭＯＳトランジスタ２４はＰ型ＭＯＳトランジスタ２２のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ２３のドレインと接続するゲート、入力部３０のＮ型ＭＯＳトランジスタ３２のドレインと接続するソースを備える。その結果、Ｎ型ＭＯＳトランジスタ２４のソースには、入力信号ＶＩＭの論理を反転した信号が現れる。
ラッチ部２０からは出力信号ＯＭ及び出力信号ＯＰが出力されている。出力信号ＯＭはＰ型ＭＯＳトランジスタ２１のドレインとＮ型ＭＯＳトランジスタ２３のドレイン間のノードＡと接続している。出力信号ＯＰはＰ型ＭＯＳトランジスタ２２のドレインとＮ型ＭＯＳトランジスタ２４のドレイン間のノードＢと接続している。
ラッチ部のＰ型ＭＯＳトランジスタ２１のゲート及びＰ型ＭＯＳトランジスタ２２のドレインとノードＢとは接続し、Ｐ型ＭＯＳトランジスタ２２のゲート及びＰ型ＭＯＳトランジスタ２１のドレインとノードＡとは接続している。すなわち、Ｐ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトランジスタ２２とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｐ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトランジスタ２２は、ノードＡとノードＢの電位差を増幅する。
ラッチ部のＮ型ＭＯＳトランジスタ２３のゲート及びＮ型ＭＯＳトランジスタ２４のドレインとノードＢとは接続し、Ｎ型ＭＯＳトランジスタ２４のゲート及びＮ型ＭＯＳトランジスタ２３のドレインとノードＡとは接続している。すなわち、Ｎ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｎ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４は、ノードＡとノードＢの電位差を増幅する。
【００１６】
上記より、ラッチ部のＰ型ＭＯＳトランジスタ２１、Ｎ型ＭＯＳトランジスタ２３、及び、Ｎ型ＭＯＳトランジスタ３１は、高電位ＶＤＤ電源６０と、Ｎ型ＭＯＳトランジスタ４１のドレイン間に直列に接続され、ノードＡを含む第１の電流経路を構成している。ラッチ部のＰ型ＭＯＳトランジスタ２２、Ｎ型ＭＯＳトランジスタ２４、及び、Ｎ型ＭＯＳトランジスタ３２は、高電位ＶＤＤ電源６０と、Ｎ型ＭＯＳトランジスタ４１のドレイン間に直列に接続され、ノードＢを含む第２の電流経路を構成している。
そこで、信号Ｌ、信号ＬＭ、信号ＬＰが”Ｈ”であるときには、ラッチ部２０及び入力部３０への高電位ＶＤＤの供給が、Ｐ型ＭＯＳトランジスタ４２、４３によって遮断され、入力部３０へ、Ｎ型ＭＯＳトランジスタ４１によりグランド電位が供給される。上記の場合、ノードＡ、Ｂの電位は高電位ＶＤＤから減少し始める。入力信号ＶＩＰの電位に応じてＮ型ＭＯＳトランジスタ３１のオン抵抗が変化し、入力信号ＶＩＭの電位に応じてＮ型ＭＯＳトランジスタ３２のオン抵抗が変化するため、各電流経路に流れる電流量が変化する。これにより、ノードＡ、Ｂの減少するスピードが変化する。そしてノードＡ、Ｂの電位うち先にラッチ部２０の閾値に達したほうがＬとなる。ノードＡの電位が先にラッチ部２０の閾値に達したとすると、Ｐ型ＭＯＳトランジスタ２２がオンとなり、ノードＢの電位はあがり、論理”Ｈ”となる。これと反対にＰ型ＭＯＳトランジスタ２１がオフとなり、ノードＡの電位は下がり論理”Ｌ”となる。
なお、信号Ｌ、信号ＬＭ、信号ＬＰが”Ｌ”であるときには、ラッチ部２０、入力部３０に、Ｐ型ＭＯＳトランジスタ４２、４３により高電位ＶＤＤが供給され、入力部２０へのグランド電位の供給が、Ｎ型ＭＯＳトランジスタ４１によって遮断される。
その結果、ノードＡ、Ｂ間の電位差は０であるか、又は、殆どなくなる。
【００１７】
比較動作設定回路５０は、遅延回路５１と遅延回路５１を制御するロジック回路５６とを備える。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄは、遅延回路５１、ロジック回路５６を示す回路図である。
【００１８】
図２Ａは遅延回路５１を示す回路図である。遅延回路５１は遅延回路５２、遅延回路５３、ＮＡＮＤ回路５４、５５を備える。
遅延回路５２は、信号Ｌを受け、信号Ｌの電位変化に対して、デジタル信号ＤＣＰ＜０＞からデジタル信号ＤＣＰ＜２＞までによって表される２進数ＤＣＰに応じた遅延が加えられた電位変化を示す信号ＬＰ０を出力する。なお、デジタル信号ＤＣＰ＜０＞からデジタル信号ＤＣＰ＜２＞までによって表される２進数ＤＣＰは後に示すように（１１１）から（０００）に向かって進行し、デジタル信号ＤＣＭ＜０＞からデジタル信号ＤＣＭ＜２＞までが変化しているときは（０００）を維持する。
遅延回路５３は、信号Ｌを受け、信号Ｌの電位変化に対して、デジタル信号ＤＣＭ＜０＞からデジタル信号ＤＣＭ＜２＞までによって表される２進数ＤＣＭに応じた遅延が加えられた電位変化を示す信号ＬＭ０を出力する。なお、デジタル信号ＤＣＭ＜０＞からデジタル信号ＤＣＭ＜２＞までによって表される２進数ＤＣＭは後に示すように（０００）から（１１１）に向かって進行し、デジタル信号ＤＣＰ＜０＞からデジタル信号ＤＣＰ＜２＞までが変化しているときは（１１１）を維持する。
ＡＮＤ回路５４は信号ＬＰＡの論理と信号Ｌの論理との論理積を有する信号ＬＰを出力する。ＡＮＤ５５は信号ＬＭＡの論理と信号Ｌの論理との論理積を有する信号ＬＭを出力する。従って、信号ＬＰは、論理”Ｌ”から論理”Ｈ”に変化するときは、信号ＬＰＡが論理”Ｌ”から論理”Ｈ”に変化するときとほぼ同時となる。一方、信号ＬＰが、論理”Ｈ”から論理”Ｌ”に変化するときは、信号Ｌが論理”Ｈ”から論理”Ｌ”に変化するときとほぼ同時となる。信号ＬＭは、論理”Ｌ”から論理”Ｈ”に変化するときは、信号ＬＭＡが論理”Ｌ”から論理”Ｈ”に変化するときとほぼ同時となる。一方、信号ＬＭが、論理”Ｈ”から論理”Ｌ”に変化するときは、信号Ｌが論理”Ｈ”から論理”Ｌ”に変化するときとほぼ同時となる。
【００１９】
以上より、信号Ｌにより、Ｎ型ＭＯＳトランジスタ４１からなるスイッチがオンすると、Ｐ型ＭＯＳトランジスタ４２からなるスイッチはデジタル信号ＤＣＭ＜０＞からデジタル信号ＤＣＭ＜２＞までによって表される２進数ＤＣＭに応じて、遅延してオンし、Ｐ型ＭＯＳトランジスタ４３からなるスイッチは信号ＬＰにより、デジタル信号ＤＣＰ＜０＞からデジタル信号ＤＣＰ＜２＞までによって表される２進数ＤＣＰに応じて、遅延してオンする。
【００２０】
図２Ｂは、遅延回路５２、５３の第１例５８を示す回路図である。遅延回路５２、５３の第１例５８は、インバータ５８Ａを形成するＰ型ＭＯＳトランジスタ５８０及びＮ型ＭＯＳトランジスタ５８１と、インバータ５８Ｂを形成するＰ型ＭＯＳトランジスタ５８８及びＮ型ＭＯＳトランジスタ５８９と、インバータ５８５、５８６、５８７と、ゲート電極−絶縁膜−基板電極型トランジスタ、いわゆる、ＭＯＳ型トランジスタからなる容量５８２、５８３、５８４を備える。インバータ５８Ａは信号Ｌを論理が反転した信号をインバータ５８Ｂへ出力する。インバータ５８Ｂは信号Ｌの反転信号を受け、さらにその反転した論理を有する信号ＬＰＡ（第１例５８が遅延回路５２に対応するときは、信号ＬＰＡであり、第１例が遅延回路５３に対応するときは、信号ＬＭＡである）を出力する。容量５８２、５８３、５８４はゲート電極によって、インバータ５８Ａとインバータ５８Ｂを接続する信号線に接続する。容量５８２、５８３、５８４は、基板電極の電位が高く、ＭＯＳ型トランジスタのしきい値電圧がグランド電圧以上であるときは、絶縁膜の厚さに応じた大きな容量を有するが、基板電極の電位が低く、ＭＯＳ型トランジスタのしきい値電圧がグランド電圧未満であるときは、小さな容量を有する。容量５８２、５８３、５８４の静電容量を、同じしきい値電圧を有するときに比較すると、容量５８２を１とすると５８３は２、５８４は４の比率となる。インバータ５８５、５８６、５８７の出力はそれぞれ、容量５８２、５８３、５８４の基板電極に接続している。インバータ５８５、５８６、５８７の入力はそれぞれ、デジタルＤＣＰ＜０＞からＤＣＰ＜２＞までと接続している（なお、第１例５８が遅延回路５３に対応するときには、ＤＣＭ＜０＞からＤＣＭ＜２＞に接続している。）。従って、インバータ５８Ａからインバータ５８Ｂへの信号は、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞であらわされる２進数に応じて遅延する。
【００２１】
図２Ｃは、遅延回路５２、５３の第２例５９を示す回路図である。遅延回路５２、５３の第２例５９は、インバータ５９Ａを形成するＰ型ＭＯＳトランジスタ５９０及びＮ型ＭＯＳトランジスタ５９１と、インバータ５９Ｂを形成するＰ型ＭＯＳトランジスタ５９２及びＮ型ＭＯＳトランジスタ５９３と、Ｐ型ＭＯＳトランジスタ５９０と高電位ＶＤＤ電源６０とに接続し、Ｐ型ＭＯＳトランジスタ５９０と直列な可変抵抗５９４と、Ｎ型ＭＯＳトランジスタ５９１とグランド電源とに接続し、Ｎ型ＭＯＳトランジスタ５９１と直列な可変抵抗５９５とを備える。インバータ５９Ａは信号Ｌを受け、反転信号をインバータ５９Ｂに出力する。インバータ５９Ｂは、インバータ５９Ａからの信号をさらに反転して信号ＬＰＡとする（第２例５９が遅延回路５３を表すときには、信号ＬＭＡとする。）。可変抵抗５９４、可変抵抗５９５はデジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによりあらわされる２進数ＤＣＰに応じて抵抗が変化し、２進数ＤＣＰが（１１１）であるときに最大の抵抗となる（第２例５９が遅延回路５３を表すときには、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までによりあらわされる２進数ＤＣＭに応じて抵抗が変化する。）。従って、可変抵抗５９４、５９５によって、インバータ５９Ａに供給される電位が上下するため、入力信号からその電位に応じて遅延して、インバータ５９Ａから出力される信号は出力される。
【００２２】
図２Ｄは、遅延回路５１を制御するロジック回路５６の具体例を示す回路図である。ロジック回路５６は、ＤＦＦ５６０、ＤＦＦ５７０、ＪＫＦＦ５６１、ＪＫＦＦ５６２、ＪＫＦＦ５６３、ＪＫＦＦ５６４、ＪＫＦＦ５７１、ＪＫＦＦ５７２、ＪＫＦＦ５７３、ＪＫＦＦ５７４、ＡＮＤ５６５、５６６、５６７、５６８、５６９、５７５、５７６、５７７、５７９を備える。
なお、ＪＫＦＦとは、ＪＫフリップフロックを意味する。すなわち、Ｊ＝”Ｈ”、Ｋ＝”Ｈ”、であるときには、クロック端子ＣＫにクロックがはいる度に、端子Ｑ及び端子／Ｑから出力される信号が論理反転する。また、Ｊ＝”Ｌ”、Ｋ＝”Ｌ”、であるときには、端子Ｑ及び端子／Ｑから出力する信号の論理は不変である。さらに、Ｊ＝”Ｌ”、Ｋ＝”Ｈ”のときには、端子Ｑは”Ｈ”に、端子／Ｑは”Ｌ”を出力し、Ｊ＝”Ｈ”、Ｋ＝”Ｌ”のときには、端子Ｑは”Ｌ”に、端子／Ｑは”Ｈ”を出力するとする。なお、端子／Ｑと端子Ｑの定義により、Ｊ＝”Ｌ”、Ｋ＝”Ｈ”のときの端子Ｑ及び端子／Ｑの出力信号の論理と、Ｊ＝”Ｈ”、Ｋ＝”Ｌ”のときの端子Ｑ及び端子／Ｑの出力信号の論理とは入れ代わる。その場合、ＤＣＰ＜０＞からＤＣＰ＜２＞までと、ＤＣＭ＜０＞からＤＣＭ＜２＞までとが入れ代わったものとする。
ロジック回路５６は、信号ＣＳ、信号ＣＥ、信号ＣＫ、信号ＯＰを受け、ＤＣＰ＜０＞からＤＣＰ＜２＞まで、及び、ＤＣＭ＜０＞からＤＣＭ＜２＞までの信号を出力する。
【００２３】
ＡＮＤ５６８は信号ＣＳ及び信号ＯＰを入力に受け、双方の信号の論理積をとって得た論理を有する信号をＤＦＦ５６０、５７０のＤ端子に出力する。従って、信号ＣＳが論理”Ｌ”から論理”Ｈ”に立ち上がると、信号ＯＰは、当初論理”Ｈ”であるため、ＡＮＤ５６８は論理”Ｈ”の信号を出力する。その後、信号ＯＰが論理”Ｌ”となると、ＡＮＤ５６８は論理”Ｌ”の信号を出力する。
ＤＦＦ５６０は、ＣＫ端子よりクロック信号ＣＫを受け、クロック信号ＣＫの立ち上がりでＤ端子からの入力信号の論理をラッチし、Ｑ端子からラッチ信号を出力する。
ＡＮＤ５６９は、ＤＦＦ５６０のＱ端子からの信号と、信号／ＣＥを受け、双方の信号の論理積をとって得た論理を有する信号をＪＫＦＦ５６１、ＪＫＦＦ５６２、ＪＫＦＦ５６３、ＪＫＦＦ５６４に出力する。ここで、信号／ＣＥは信号ＣＥの逆論理を有する信号である。従って、ＤＦＦ５６０のＱ端子からの信号が論理”Ｈ”であるときには、信号／ＣＥの論理と同様な論値を、ＡＮＤ５６９の出力信号は有する。一方、ＤＦＦ５６０のＱ端子からの信号が論理”Ｌ”であるときには、ＪＫＦＦ５６１、ＪＫＦＦ５６２、ＪＫＦＦ５６３、ＪＫＦＦ５６４のｋ端子に論理”Ｌ”の信号を出力する。
ＪＫＦＦ５６１は、Ｊ端子により、ＤＦＦ５６０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりクロック信号ＣＫを受ける。ＪＫＦＦ５６２は、Ｊ端子により、ＤＦＦ５６０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５６１のＱ端子からの出力信号を受ける。ＪＫＦＦ５６３は、Ｊ端子により、ＤＦＦ５６０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５６２のＱ端子からの出力信号を受ける。ＪＫＦＦ５６４は、Ｊ端子により、ＤＦＦ５６０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５６３のＱ端子からの出力信号を受ける。ＡＮＤ５６５はＪＫＦＦ５６１のＱ端子からの信号と、ＪＫＦＦ５６４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＰ＜０＞として出力する。ＡＮＤ５６６はＪＫＦＦ５６２のＱ端子からの信号と、ＪＫＦＦ５６４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＰ＜１＞として出力する。ＡＮＤ５６７はＪＫＦＦ５６３のＱ端子からの信号と、ＪＫＦＦ５６４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＰ＜２＞として出力する。
【００２４】
ＤＦＦ５７０は、ＣＫ端子よりクロック信号ＣＫを受け、クロック信号ＣＫの立ち上がりでＤ端子からの入力信号の論理をラッチし、Ｑ端子からラッチ信号を出力する。
ＡＮＤ５７９は、ＤＦＦ５７０のＱ端子からの信号と、信号／ＣＥを受け、双方の信号の論理積をとって得た論理を有する信号をＪＫＦＦ５７１、ＪＫＦＦ５７２、ＪＫＦＦ５７３、ＪＫＦＦ５７４に出力する。従って、ＤＦＦ５７０のＱ端子からの信号が論理”Ｈ”であるときには、信号／ＣＥの論理と同様な論理値を、ＡＮＤ５７９の出力信号は有する。一方、ＤＦＦ５７０のＱ端子からの信号が論理”Ｈ”であるときには、ＪＫＦＦ５７１、ＪＫＦＦ５７２、ＪＫＦＦ５７３、ＪＫＦＦ５７４のｋ端子に論理”Ｌ”の信号を出力する。
ＪＫＦＦ５７１は、Ｊ端子により、ＤＦＦ５７０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５７９の出力を受け、ＣＫ端子によりクロック信号ＣＫを受ける。ＪＫＦＦ５７２は、Ｊ端子により、ＤＦＦ５７０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５７１のＱ端子からの出力信号を受ける。ＪＫＦＦ５７３は、Ｊ端子により、ＤＦＦ５７０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５７２のＱ端子からの出力信号を受ける。ＪＫＦＦ５７４は、Ｊ端子により、ＤＦＦ５７０のＱ端子からのラッチ信号を受け、ｋ端子によってＡＮＤ５６９の出力を受け、ＣＫ端子によりＪＫＦＦ５７３のＱ端子からの出力信号を受ける。ＡＮＤ５７５はＪＫＦＦ５７１のＱ端子からの信号と、ＪＫＦＦ５７４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＭ＜０＞として出力する。ＡＮＤ５７６はＪＫＦＦ５７２のＱ端子からの信号と、ＪＫＦＦ５７４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＭ＜１＞として出力する。ＡＮＤ５７７はＪＫＦＦ５７３のＱ端子からの信号と、ＪＫＦＦ５７４のＱ端子からの信号を受け、その論理積をとって得た信号をデジタル信号ＤＣＭ＜２＞として出力する。
【００２５】
以上より、ＡＮＤ５６８は信号ＣＳと信号ＯＰがともに論理”Ｈ”であるときに論理”Ｈ”の信号をＤＦＦ５６０のＤ端子に出力する。Ｄ端子に論理”Ｈ”を受けているときに、クロック信号ＣＫの入力があると、ＤＦＦ５６０は論理”Ｈ”の信号をＱ端子より出力する。その結果、ＪＫＦＦ５６１、５６２、５６３それぞれのＱ端子から出力されるデジタル信号の組合せは、（１、１、１）から（０、０、０）に向かってカウントダウンする。ＪＫＦＦ５６４のＱ端子からは、上記のデジタル信号の組合せが（１、１、１）から（０、０、０）に向かってカウントダウンしている間は、論理”Ｈ”の信号が出力されているため、ＡＮＤ５６５、５６６、５６７の一方の入力は”Ｈ”の信号論理が入力されるので、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの組合せも（１、１、１）から（０、０、０）に向かってカウントダウンする。カウントダウンが終了し、（０、０、０）になると、ＪＫＦＦ５６４のＱ端子からは、論理”Ｌ”の信号が出力されるため、ＪＫＦＦ５６１、５６２、５６３それぞれのＱ端子から出力される信号の論理にかかわらず、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの組合せも（０、０、０）に保持される。
なお、上記のカウントダウン中に、信号ＯＰが論理”Ｌ”となると、ＤＦＦ５７０のＱ端子からの信号が論理”Ｌ”となるため、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの組合せのカウントダウンは終了し、その値が維持される。
【００２６】
一方、ＪＫＦＦ５７１、５７２、５７３それぞれのＱ端子から出力されるデジタル信号の組合せは、（０、０、０）から（１、１、１）に向かってカウントアップする。しかし、ＪＫＦＦ５７４のＱ端子からは、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの組合せが（１、１、１）から（０、０、０）に向かってカウントダウンしている間は、論理”Ｌ”の信号が出力されているため、ＡＮＤ５７５、５７６、５７７の一方の入力は”Ｌ”の信号論理が入力されるので、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までの組合せは（０、０、０）に保持される。しかし、カウントダウンが終了し、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの組合せが（０、０、０）になると、ＪＫＦＦ５７４のＱ端子からは、論理”Ｈ”の信号が出力されるため、ＪＫＦＦ５７１、５７２、５７３それぞれのＱ端子から出力される信号の論理に応じて、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までの組合せも（０、０、０）から（１、１、１）に向けてカウントアップする。
なお、上記のカウントアップ中に、信号ＯＰが論理”Ｌ”となると、ＤＦＦ５７０のＱ端子が論理”Ｌ”となるため、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までの組合せのカウントアップは終了し、その値が維持される。
【００２７】
図３は遅延回路５１を制御するロジック回路５６の動作に関するフローチャートを示す。ロジック回路５６の具体例は図２Ｄに示されているが、図３のフローチャートにそって動作する回路であれば、どのように構成されていてもよいことはいうまでもない。
オペレーションＯＰ１において、信号ＣＳの論理が`１`(論理”Ｈ”)に立ち上がったか否かを判断する。信号ＣＳの論理が`１`に立ち上がったときには、ロジック回路５６は動作を開始しするため、次のオペレーションＯＰ２を行う。信号ＣＳの論理が`０`(論理”Ｌ”)であるときには、ロジック回路５６は停止状態を維持する。
【００２８】
オペレーションＯＰ２において、信号ＣＥの論理を`０`、すなわち、信号／ＣＥの論理を`１`とすると、ロジック回路５６はデジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数ＤＣＰが（１１１）になるように、それらのデジタル信号を出力する。また、ロジック回路５６はデジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までによって表される２進数ＤＣＭが（０００）になるように、それらのデジタル信号を出力する。
オペレーションＯＰ３において、信号ＣＳの論理が`１`に立ち上がった後において、クロック信号ＣＫの論理が`１`に立ち上がったか否かを判断する。クロック信号ＣＫの論理が`１`であった場合、ロジック回路５６はそのままの状態を維持する。
オペレーションＯＰ４において、ロジック回路５６は、クロック信号ＣＫが`０`から`１`に立ち上がったか否かを判断する。クロック信号ＣＫが`０`から`１`に立ち上がっていない場合、ロジック回路５６はそのままの状態を維持する。クロック信号ＣＫが`０`から`１`に立ち上がった場合、次のオペレーションＯＰ５へ進む。
【００２９】
オペレーションＯＰ５において、ロジック回路５６は信号ＯＰの論理が`１`であるか否かを判断する。信号ＯＰの論理が`０`である場合は、ロジック回路５６は、信号ＯＰの論理が`０`であることを示す信号を外部に出力し、論理が`１`の信号ＣＥを受ける。信号ＯＰの論理が`１`である場合は、次のオペレーションＯＰ６へ進む。
オペレーションＯＰ６において、ロジック回路５６はデジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数ＤＣＰが（０００）か否かを判断する。デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数ＤＣＰが（０００）であったときは、次のオペレーションＯＰ８へ進む。デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数ＤＣＰが（０００）でないときは、次のオペレーションＯＰ７へ進む。
オペレーションＯＰ７において、ロジック回路５６は、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数ＤＣＰから１を引く動作を行う。すなわち、ロジック回路５６は、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までによって表される２進数のカウントダウン動作を行う。その後、オペレーションＯＰ４へ進む。
【００３０】
オペレーションＯＰ８において、ロジック回路５６は、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までによって表される２進数ＤＣＭに１を加算する。すなわち、上記の２進数をカウントアップする。
オペレーションＯＰ９において、ロジック回路５６は、クロック信号ＣＫが`０`から`１`に立ち上がったか否かを判断する。クロック信号ＣＫが`０`から`１`に立ち上がっていない場合、ロジック回路５６はそのままの状態を維持する。クロック信号ＣＫが`０`から`１`に立ち上がった場合、次のオペレーションＯＰ１０へ進む。
オペレーションＯＰ１０において、ロジック回路５６は信号ＯＰの論理が`１`であるか否かを判断する。信号ＯＰの論理が`０`である場合は、ロジック回路５６は、信号ＯＰの論理が`０`であることを示す信号を外部に出力し、論理が`１`の信号ＣＥを受ける。信号ＯＰの論理が`１`である場合は、次のオペレーションＯＰ１１へ進む。
【００３１】
オペレーションＯＰ１１において、ロジック回路５６は、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までによって表される２進数ＤＣＭが（１１１）であるか否かを判断する。上記の２進数ＤＣＭが（１１１）である場合は、ロジック回路５６は、信号ＯＰの論理が`０`であることを示す信号を外部に出力し、論理が`１`の信号ＣＥを受ける。上記の２進数ＤＣＭが（１１１）でない場合は、オペレーションＯＰ１２に進む。
オペレーション１２において、ロジック回路５６は、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までによって表される２進数ＤＣＭに１を加算する。すなわち、上記の２進数をカウントアップする。
【００３２】
図４は、ロジック回路５６の動作を説明するタイミングチャートを示す。
信号ＣＳの論理は時刻Ｔ０に論理”Ｌ”から論理”Ｈ”に遷移し、時刻Ｔｍ＋２でも論理”Ｈ”を維持する。
信号ＣＥは時刻Ｔ０に論理”Ｈ”から論理”Ｌ”に遷移し、時刻Ｔｍ＋２に論理”Ｌ”から論理”Ｈ”に遷移する。
（ＶＩＰ−ＶＩＭ）は信号ＶＩＰと信号ＶＩＭの電圧差を示し、信号ＣＳの論理が”Ｌ”である期間中、（ＶＩＰ−ＶＩＭ）は０である。
クロック信号ＣＫは、論理”Ｈ”と論理”Ｌ”の期間を繰り替えしている信号であり、論理”Ｈ”と論理”Ｌ”の期間はほぼ同じ長さである。
信号Ｌはクロック信号ＣＫの逆相に同期しており、且つ、論理”Ｈ”の期間、論理”Ｌ”の期間はほぼクロック信号ＣＫと同様である。
２進数ＤＣＰは、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までの論理の組合せで成り立っており、時刻Ｔ０のときに（１１１）であり、時刻Ｔ１から（０００）に向けてカウントダウンされる。
２進数ＤＣＭは、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までの論理の組合せで成り立っており、時刻Ｔ０のときに（０００）であり、２進数ＤＣＭが（０００）になったときから、（１１１）に向けてカウントアップされる。
信号ＬＰは、信号Ｌと同期した信号であるが、信号Ｌと比較すると２進数ＤＣＰに応じて論理”Ｌ”から論理”Ｈ”に立ち上がる時刻が遅延している。その遅延の程度は、２進数ＤＣＰが（１１１）であるときに最大であり、（０００）であるときに最小である。
信号ＬＭは、信号Ｌと同期した信号であるが、信号Ｌと比較すると２進数ＤＣＭに応じて論理”Ｌ”から論理”Ｈ”に立ち上がる時刻が遅延している。その遅延の程度は、２進数ＤＣＭが（０００）であるときに最大であり、（１１１）であるときに最小である。
信号ＯＰは、信号ＬＰ及び信号ＬＭの双方が論理”Ｈ”であるときに、信号ＶＩＰの電位と信号ＶＩＭの電位の比較結果を示す信号である。時刻Ｔｍ＋２において、論値”Ｌ”となっている。その結果、２進数ＤＣＭのカウントアップが終了し、その値が維持される。
【００３３】
図５Ａ、図５Ｂは、信号ＬＰ又は信号ＬＭの立ち上がり時刻を遅延させたときの信号ＯＰと信号ＯＭの信号電位の変化を表した図である。
図５Ａは、信号ＬＭの立ち上がり時期は固定であり、信号ＬＰの立ち上がり遅延量が減少していく時において、信号ＯＰと信号ＯＭの信号電位の変化を表した図である。（ＶＩＰ−ＶＩＭ）は信号ＶＩＰと信号ＶＩＭの電圧差を示し、（ＶＩＰ−ＶＩＭ）は０である。信号Ｌはクロック信号ＣＫの逆相に同期しており、且つ、論理”Ｈ”の期間、論理”Ｌ”の期間はほぼクロック信号ＣＫと同様である。
信号ＬＰ論理の立ち上がりは、信号Ｌの論理の立ち上がりに対して、デジタル信号ＤＣＰ＜０＞からＤＣＰ＜２＞までからなる２進数ＤＣＰの大きさに応じて、論理の立ち上がりの遅延量がかわる。信号ＯＰは、比較回路１０のラッチ部２０から出力される出力信号である。
【００３４】
そこで、点線で示した信号ＬＰの波形のように、信号ＬＰの論理の立ち上がりに遅延があり、信号Ｌ、及び、信号ＬＭは同時に論理の立ち上がるとする。
そうすると、高電位ＶＤＤ電源６０の電位にラッチ部のＰ型ＭＯＳトランジスタ２１のオン抵抗を第１の電流経路全体の抵抗で割ったものを掛け算した分、高電位ＶＤＤ電源６０の電位より低下した電位にむかって、ノードＡの電位は低下していくが、点線で示した信号ＯＰのように、信号ＯＰに接続するノードＢにおける電位の低下はわずかである。ノードＢには、高電位ＶＤＤが、信号ＬＰの論理がたちあがるまで、Ｐ型ＭＯＳトランジスタ２２によって与えられているためである。
従って、比較回路１０において、ノードＢの電位よりノードＡの電位が低くなる。その結果、信号ＬＰの論理が立ち上がると、ラッチ部２０の動作によって、ノードＡとノードＢの電位差は広がり、信号ＯＭの電位は、高電位ＶＤＤ電源６０の電位ＶＤＤから予め決められたしきい値以下となる。その結果、信号ＯＭの論理は”Ｌ”と判定され、信号ＯＰの論理は”Ｈ”と判定される。
次に、実線で示した信号ＬＰの波形のように、デジタル信号ＤＣＰ＜０＞からデジタル信号ＤＣＰ＜２＞までによって表される２進数ＤＣＰをカウントダウンさせると、信号ＬＰの論理の立ち上がりの遅延量が減少する。
そうすると、ノードＡの電位の低下が小さい段階で、信号ＬＰの論理が立ち上がることになる。
ここで、ＶＩＰとＶＩＭは等しいから、入力部３０のＮ型ＭＯＳトランジスタ３１と３２のオン抵抗のゲート電圧に対する特性が等しく、ラッチ部２０のＰ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトランジスタ２２の同様な特性が等しく、さらに、ラッチ部２９のＮ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４の同様な特性が等しいとすると、ノードＡの電位の低下による、ノードＡとノードＢの電位差がそのまま増幅される。
しかし、入力部３０のＮ型ＭＯＳトランジスタ３１のオン抵抗のほうがＮ型ＭＯＳトランジスタ３２のオン抵抗より高くなるようにゲート電圧に対する特性がなっている場合、ラッチ部２０のＰ型ＭＯＳトランジスタ２１のオン抵抗のほうがＰ型ＭＯＳトランジスタ２２オン抵抗より低くなるような特性である場合、さらに、ラッチ部２９のＮ型ＭＯＳトランジスタ２３のオン抵抗がＮ型ＭＯＳトランジスタ２４のオン抵抗より高くなるような特性である場合、のいずれかの場合、信号ＬＰの論理が立ち上がると、ノードＡの電位が低下していても、ノードＡとノードＢの電位が逆転することがある。その場合、実線で示した信号ＯＰのように、信号ＯＰに接続するノードＢの電位が先に閾値より低下すると、信号ＯＰは論理”Ｌ”と判定され、信号ＯＭの論理は”Ｈ”と判定される。
しかし、信号ＬＰの論理の立ち上がりの遅延量を大きく保つことで、ノードＡの電位とノードＢの電位が逆転することを防止することができる。その場合は、信号ＯＭの論理は”Ｌ”と判定されるようになり、信号ＯＰの論理は”Ｈ”と判定されることとなる。
【００３５】
図５Ｂは、信号ＬＰの立ち上がり時期は固定であり、信号ＬＭの立ち上がり遅延量が増加していく時において、信号ＯＰと信号ＯＭの信号電位の変化を表した図である。（ＶＩＰ−ＶＩＭ）は信号ＶＩＰと信号ＶＩＭの電圧差を示し、（ＶＩＰ−ＶＩＭ）は０である。信号Ｌはクロック信号ＣＫの逆相に同期しており、且つ、論理”Ｈ”の期間、論理”Ｌ”の期間はほぼクロック信号ＣＫと同様である。
信号ＬＭの論理の立ち上がりは、信号Ｌの論理の立ち上がりに対して、デジタル信号ＤＣＭ＜０＞からＤＣＭ＜２＞までからなる２進数ＤＣＭの大きさに応じて、論理の立ち上がりの遅延量がかわる。信号ＯＭは、比較回路１０のラッチ部２０から出力される出力信号である。
まず、点線で示した信号ＬＭの波形のように、信号ＬＭに論理の立ち上がりに遅延がそれほどなく、信号Ｌ、及び、信号ＬＰは同時に論理の立ち上がるとする。
そうすると、高電位ＶＤＤ電源６０の電位にラッチ部のＰ型ＭＯＳトランジスタ２２のオン抵抗を第２の電流経路全体の抵抗で割ったものを掛け算した分、高電位ＶＤＤ電源６０の電位より低下した電位にむかって、ノードＢの電位は低下していき、点線で示した信号ＯＭのように、信号ＯＭに接続するノードＡにおける電位の低下も同様に起きる。
ここで、ＶＩＰとＶＩＭは等しいから、入力部３０のＮ型ＭＯＳトランジスタ３１と３２のオン抵抗のゲート電圧に対する特性が等しく、ラッチ部２０のＰ型ＭＯＳトランジスタ２１とＰ型ＭＯＳトランジスタ２２の同様な特性が等しく、さらに、ラッチ部２９のＮ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトランジスタ２４の同様な特性が等しいとすると、ノードＢの電位の低下による、ノードＡとノードＢの電位差がそのまま増幅される。
しかし、入力部３０のＮ型ＭＯＳトランジスタ３１のオン抵抗のほうがＮ型ＭＯＳトランジスタ３２のオン抵抗より低くなるようにゲート電圧に対する特性がなっている場合、ラッチ部２０のＰ型ＭＯＳトランジスタ２１のオン抵抗のほうがＰ型ＭＯＳトランジスタ２２オン抵抗より高くなるような特性である場合、さらに、ラッチ部２９のＮ型ＭＯＳトランジスタ２３のオン抵抗がＮ型ＭＯＳトランジスタ２４のオン抵抗より低くなるような特性である場合、のいずれかの場合、信号ＬＭの論理が立ち上がると、ノードＢの電位が低下していても、点線で示した信号ＯＭのように、信号ＯＭに接続する信号ノードＡとノードＢの電位が逆転することがある。その場合、点線で示した信号ＯＭのように、信号ＯＭの論理は”Ｌ”となり、点線で示した信号ＯＰのように、その論理が”Ｈ”となる。
【００３６】
しかし、実線で示す信号ＬＭのように、信号ＬＭの論理の立ち上がりの遅延量が増加すると、実線で示す信号ＯＰに接続するノードＢの電位の低下は大きくなり、ノードＡの電位と、ノードＢの電位が逆転することを防ぐ方向になる。その結果、ラッチ部３０により、信号ＯＭの論理は論理”Ｈ”になり、信号ＯＰは論理”Ｌ”となる。
【００３７】
以上より、入力部３０のＮ型ＭＯＳトランジスタ３１のオン抵抗と、Ｎ型ＭＯＳトランジスタ３２のオン抵抗のゲート電圧に対する特性が異なっている場合、ラッチ部２０のＰ型ＭＯＳトランジスタ２１のオン抵抗と、Ｐ型ＭＯＳトランジスタ２２オン抵抗の同様な特性が異なる場合、さらに、ラッチ部２９のＮ型ＭＯＳトランジスタ２３のオン抵抗と、Ｎ型ＭＯＳトランジスタ２４のオン抵抗の同様な特性が異なる場合、のいずれの場合にも、信号ＬＭ又は信号ＬＰの論理の立ち上がり遅延量を調整することにより、各ＭＯＳトランジスタと、それに対応するトラジスタのオン抵抗の特性が一致している場合と同様な動作を比較回路１０について起こさせることができる。その結果、比較回路１０において、信号ＶＩＰと信号ＶＩＭの電圧間の比較を行う際に、比較回路１０を構成するＭＯＳトランジスタの特性の差、又は、ラッチ部２０の増幅、保持特性によって、誤差が生じることを防止することができる。
【００３８】
以上より、実施例１の比較回路１０は、
第１信号をゲート電極で受ける第１ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ３１）と、第２信号をゲートで受ける第２ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ３２）とからなる入力部３０と、
第１信号の電圧に応じて第１ＭＯＳトランジスタによって電流が制御される第１電流経路と、第２信号の電圧に応じて第２ＭＯＳトランジスタによって電流が制御される第２電流経路間の電位差を増幅するラッチ回路２０と、
第１電流経路と異なる第３電流経路による第１ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第１スイッチと、第２電流経路と異なる第４電流経路による第２ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第２スイッチと、第１電流経路及び第２電流経路に低電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、
第１スイッチ、第２スイッチ、第３スイッチの供給又は供給の遮断の時期を設定する比較動作設定部と、
を備えることを特徴とする比較回路である。
比較動作設定部（比較動作設定部５０）は、
第１スイッチによる高電位ＶＤＤの供給の遮断時期と、第２スイッチによる高電位ＶＤＤの供給の遮断時期との間の期間を決定する遅延回路と、
期間の設定を行う設定回路と、を備える。
そうすると、実施例１の比較回路１０において、第１スイッチと第２スイッチにより、第３電流経路又は第４電流経路への高電位ＶＤＤの供給又は供給の遮断のタイミングを制御することによって、比較開始前の第１電流経路及び第２電流経路の電位を制御することができる。
その結果、比較開始前の第１電流経路及び第２電流経路の電位を制御することによって、入力信号ＶＩＰ、ＶＩＭを受ける第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することができる。
【実施例２】
【００３９】
図６は実施例２の比較回路１００を示す回路図である。比較回路１００はＰ型ＭＯＳトランジスタラッチ部１２０と、入力部１３０と、Ｎ型ＭＯＳトランジスタラッチ部１２５と、比較動作制御回路１４０と、比較動作設定回路１５０とを備える。
【００４０】
比較動作制御回路１４０は、Ｐ型ＭＯＳトランジスタ１４３、１４４、１４５、１４６と、Ｎ型ＭＯＳトランジスタ１４１、１４２、１４７、１４８を備える。
Ｎ型ＭＯＳトランジスタ１４１は、入力部１３０のＮ型ＭＯＳトランジスタ１３１のソースと接続するドレイン、グランドＶＳＳ７０と接続するソース、信号ＬＭ２を受けるゲートを備える。
Ｎ型ＭＯＳトランジスタ１４２は、入力部１３０のＮ型ＭＯＳトランジスタ１３２のソースと接続するドレイン、グランドＶＳＳ７０と接続するソース、信号ＬＰ２を受けるゲートを備える。
Ｎ型ＭＯＳトランジスタ１４１は信号ＬＭ２の論理が”Ｈ”のときに、グランドＶＳＳ７０から入力部１３０へグランド電位を供給し、論理が”Ｌ”のときに、グランドＶＳＳ７０から入力部１３０へのグランド電位の供給を遮断する。Ｎ型ＭＯＳトランジスタ１４１は入力部１３０とグランドＶＳＳ７０とを接続、又は、遮断するスイッチの役割をする。
Ｎ型ＭＯＳトランジスタ１４２は信号ＬＰ２の論理が”Ｈ”のときに、グランドＶＳＳ７０から入力部１３０へグランド電位を供給し、論理が”Ｌ”のときに、グランドＶＳＳ７０から入力部１３０へのグランド電位の供給を遮断する。Ｎ型ＭＯＳトランジスタ１４２は入力部１３０とグランドＶＳＳ７０とを接続、又は、遮断するスイッチの役割をする。
【００４１】
Ｐ型ＭＯＳトランジスタ１４３は高電位ＶＤＤ電源６０に接続するソースと、Ｐ型ＭＯＳトランジスタラッチ部１２０のＰ型ＭＯＳトランジスタ１２１のドレインと接続するドレインと、信号ＬＭ１を受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ１４３は信号ＬＭ１の論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からＰ型ＭＯＳトランジスタラッチ部１２０への高電位ＶＤＤの供給を遮断し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からＰ型ＭＯＳトランジスタラッチ部１２０への高電位ＶＤＤを供給する。Ｐ型ＭＯＳトランジスタ１４３はＰ型ＭＯＳトランジスタラッチ部１２０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００４２】
Ｐ型ＭＯＳトランジスタ１４４は高電位ＶＤＤ電源６０に接続するソースと、Ｎ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２６のソースと接続するドレインと、信号ＬＭ０を受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ１４４は信号ＬＭ０の論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部１２５へ高電位ＶＤＤの供給を遮断し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部１２５への高電位ＶＤＤを供給する。Ｐ型ＭＯＳトランジスタ１４４はＮ型ＭＯＳトランジスタラッチ部１２５と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００４３】
Ｐ型ＭＯＳトランジスタ１４５は高電位ＶＤＤ電源６０に接続するソースと、Ｎ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２７のソースと接続するドレインと、信号ＬＰ０を受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ１４５は信号ＬＰ０の論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部１２５へ高電位ＶＤＤを供給し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部１２５への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ１４５はＮ型ＭＯＳトランジスタラッチ部１２５と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００４４】
Ｐ型ＭＯＳトランジスタ１４６は高電位ＶＤＤ電源６０に接続するソースと、Ｐ型ＭＯＳトランジスタラッチ部のＰ型ＭＯＳトランジスタ１２２のドレインと接続するドレインと、信号ＬＰ１を受けるゲートとを備える。
Ｐ型ＭＯＳトランジスタ１４６は信号ＬＰ１の論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からＰ型ＭＯＳトランジスタラッチ部１２０へ高電位ＶＤＤの供給を遮断し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からＰ型ＭＯＳトランジスタラッチ部１２０への高電位ＶＤＤを供給する。Ｐ型ＭＯＳトランジスタ１４６はＰ型ＭＯＳトランジスタラッチ部１２０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００４５】
Ｎ型ＭＯＳトランジスタ１４７は、Ｐ型ＭＯＳトランジスタラッチ部１２０のＰ型ＭＯＳトランジスタ１２１のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２６のドレインと接続するソース、信号ＬＭ２を受けるゲートを備える。
Ｎ型ＭＯＳトランジスタ１４８は、Ｐ型ＭＯＳトランジスタラッチ部１２０のＰ型ＭＯＳトランジスタ１２２のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２７のドレインと接続するソース、信号ＬＰ２を受けるゲートを備える。
【００４６】
入力部１３０は、Ｎ型ＭＯＳトランジスタ１３１、１３２を備える。Ｎ型ＭＯＳトランジスタ１３１はＮ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２６のソースと接続するドレイン、比較動作制御回路１４０のＮ型ＭＯＳトランジスタ１４１のドレインと接続するソース、入力信号ＶＩＰを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ１３１のオン抵抗値は、入力信号ＶＩＰの電位に応じて変化する。
Ｎ型ＭＯＳトランジスタ１３２はＮ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２７のソースと接続するドレイン、比較動作制御回路１４０のＮ型ＭＯＳトランジスタ１４２のドレインと接続するソース、信号ＶＩＭを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ１３２のオン抵抗値は、信号ＶＩＭの電位に応じて変化する。
【００４７】
Ｐ型ＭＯＳトランジスタラッチ部１２０は、Ｐ型ＭＯＳトランジスタ１２１、１２２を備える。Ｎ型ＭＯＳトランジスタラッチ部１２５は、Ｎ型ＭＯＳトランジスタ１２６、１２７を備える。
Ｐ型ＭＯＳトランジスタ１２１はＮ型ＭＯＳトランジスタ１４７のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ１２２のドレインと接続するゲート、高電位ＶＤＤ電源６０と接続するソースを備える。
Ｐ型ＭＯＳトランジスタ１２２はＮ型ＭＯＳトランジスタ１４８のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ１２１のドレインと接続するゲート、高電位ＶＤＤ電源６０と接続するソースを備える。
【００４８】
Ｎ型ＭＯＳトランジスタ１２６はＮ型ＭＯＳトランジスタ１４７のソースと接続するドレイン、Ｎ型ＭＯＳトランジスタ１２７のドレインと接続するゲート、入力部１３０のＮ型ＭＯＳトランジスタ１３１のドレインと接続するソースを備える。
Ｎ型ＭＯＳトランジスタ１２７はＮ型ＭＯＳトランジスタ１４８のソースと接続するドレイン、Ｎ型ＭＯＳトランジスタ１２６のドレインと接続するゲート、入力部１３０のＮ型ＭＯＳトランジスタ１３２のドレインと接続するソースを備える。
【００４９】
Ｐ型ＭＯＳトランジスタラッチ部１２０からは出力信号ＯＭ及び出力信号ＯＰが出力されている。出力信号ＯＭはＰ型ＭＯＳトランジスタ１２１のドレインとＮ型ＭＯＳトランジスタ１４７のドレイン間のノードＡと接続している。出力信号ＯＰはＰ型ＭＯＳトランジスタ１２２のドレインとＮ型ＭＯＳトランジスタ１４８のドレイン間のノードＢと接続している。
Ｐ型ＭＯＳトランジスタラッチ部１２０のＰ型ＭＯＳトランジスタ１２１のゲート及びＰ型ＭＯＳトランジスタ１２２のドレインとノードＢとは接続し、Ｐ型ＭＯＳトランジスタ１２２のゲート及びＰ型ＭＯＳトランジスタ１２１のドレインとノードＡとは接続している。すなわち、Ｐ型ＭＯＳトランジスタ１２１とＰ型ＭＯＳトランジスタ１２２とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｐ型ＭＯＳトランジスタ１２１とＰ型ＭＯＳトランジスタ１２２は、ノードＡとノードＢの電位差を増幅する。
【００５０】
Ｎ型ＭＯＳトランジスタラッチ部１２５のＮ型ＭＯＳトランジスタ１２６のゲート及びＮ型ＭＯＳトランジスタ１２７のドレインとＮ型ＭＯＳトランジスタ１４８のドレイン（ノードＤ）とは接続し、Ｎ型ＭＯＳトランジスタ１２７のゲート及びＮ型ＭＯＳトランジスタ１２６のドレインとＮ型ＭＯＳトランジスタ１４７のドレイン（ノードＣ）とは接続している。すなわち、Ｎ型ＭＯＳトランジスタ１２６とＮ型ＭＯＳトランジスタ１２７とは、ノードＣ、ノードＤに対して交差接続をしているため、Ｎ型ＭＯＳトランジスタ１２６とＮ型ＭＯＳトランジスタ１２７は、ノードＣとノードＤの電位差を増幅する。
【００５１】
上記より、Ｐ型ＭＯＳトランジスタラッチ部のＰ型ＭＯＳトランジスタ１２１、Ｎ型ＭＯＳトランジスタ１４７、Ｎ型ＭＯＳトランジスタ１２６、Ｎ型ＭＯＳトランジスタ１３１、及び、Ｎ型ＭＯＳトランジスタ１４１は、高電位ＶＤＤ電源６０とグランドＶＳＳ７０間に直列に接続され、ノードＡ、ノードＣを含む第１の電流経路を構成している。Ｐ型ＭＯＳトランジスタラッチ部のＰ型ＭＯＳトランジスタ１２２、Ｎ型ＭＯＳトランジスタ１４８、Ｎ型ＭＯＳトランジスタ１２７、Ｎ型ＭＯＳトランジスタ１３２、及び、Ｎ型ＭＯＳトランジスタ１４２は、高電位ＶＤＤ電源６０と、グランドＶＳＳ７０間に直列に接続され、ノードＢ、ノードＤを含む第２の電流経路を構成している。
【００５２】
そこで、信号ＬＭ０、信号ＬＭ１、信号ＬＭ２、信号ＬＰ０、信号ＬＰ１、信号ＬＰ２が”Ｈ”であるときには、Ｐ型ＭＯＳトランジスタラッチ部１２０、Ｎ型ＭＯＳトランジスタラッチ部１２５への高電位ＶＤＤの供給が、Ｐ型ＭＯＳトランジスタ１４３、１４４、１４５、１４６によって遮断され、入力部１３０、Ｐ型ＭＯＳトランジスタラッチ部１２０、及び、Ｎ型ＭＯＳトランジスタラッチ部１２５へ、Ｎ型ＭＯＳトランジスタ１４１、１４２によりグランド電位ＶＳＳが供給される。
【００５３】
上記の場合、入力信号ＶＩＰの電位に応じてＮ型ＭＯＳトランジスタ１３１のオン抵抗が変化するため、入力信号ＶＩＰの電位が下がるとノードＡ、ノードＣの電位はあがり、入力信号ＶＩＭの電位に応じてＮ型ＭＯＳトランジスタ１３２のオン抵抗が変化するため、入力信号ＶＩＭの電位が入力信号ＶＩＰと反対に上昇すると、ノードＢ、ノードＤの電位は下がる。
一方、その逆に入力信号ＶＩＰの電位が上昇すると、ノードＡ、ノードＣの電位は下がり、入力信号ＶＩＭの電位が下がると、ノードＢ、ノードＤの電位は上がる。
【００５４】
なお、信号ＬＭ０、信号ＬＭ１、信号ＬＭ２、信号ＬＰ０、信号ＬＰ１、信号ＬＰ２が”Ｌ”であるときには、Ｐ型ＭＯＳトランジスタラッチ部１２０、Ｎ型ＭＯＳトランジスタラッチ部１２５、入力部１３０に、Ｐ型ＭＯＳトランジスタ１４３、１４４、１４５、１４６により高電位ＶＤＤが供給され、入力部１３０へのグランド電位の供給が、Ｎ型ＭＯＳトランジスタ１４１、１４２によって遮断される。
その結果、ノードＡ、Ｂ間の電位差は０であるか、又は、殆どなくなる。
【００５５】
比較動作設定回路１５０は、信号ＬＭ０と信号ＬＰ０を駆動する実施例１の比較動作設定回路５０と同様な回路、信号ＬＭ１と信号ＬＰ１を駆動する比較動作設定回路５０と同様な回路、信号ＬＭ２と信号ＬＰ２を駆動する比較動作設定回路５０と同様な回路とから構成されている。また、比較動作設定回路５０と同様な回路は、遅延回路１５１と遅延回路１５１を制御するロジック回路１５６とを備える。遅延回路１５１、１５６も、実施例１の遅延回路５１、ロジック回路５６と同様な回路である。ここで、信号ＬＭ０と信号ＬＰ０との間の遅延、信号ＬＭ１と信号ＬＰ１との間の遅延、信号ＬＭ２と信号ＬＰ２との間の遅延は、同じ遅延量とすることもできるし、別々に設定することもできる。さらに、上記の遅延の内、いずれか一つのみを設定することもできることはいうまでもない。
以上より、実施例２の比較回路１００は、
第１信号（信号ＶＩＰ）をゲート電極で受ける第１ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ１３１）と、第２信号（信号ＶＩＭ）をゲート電極で受ける第２ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ１３２）とからなる入力部（１３０）と、
第１信号の電圧に応じて第１ＭＯＳトランジスタによって電流が制御される第１電流経路中のノードと、第２信号の電圧に応じて第２ＭＯＳトランジスタによって電流が制御される第２電流経路中のノードの電位差を増幅するラッチ回路（Ｐ型ＭＯＳトランジスタラッチ回路１２０、Ｎ型ＭＯＳトランジスタラッチ回路１２５）と、
第１電流経路と異なる第３電流経路による第１ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第１スイッチ（Ｐ型ＭＯＳトランジスタ１４４）と、第２電流経路と異なる第４電流経路による第２ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第２スイッチ（Ｐ型ＭＯＳトランジスタ１４５）と、第１電流経路及び第２電流経路に低電位を供給又は供給の遮断を行う第３スイッチ(Ｎ型ＭＯＳトランジスタ１４１、１４７)と第４のスイッチ(ＮＭＯＳトランジスタ１４２、１４８)とを有する比較動作設定部（比較動作設定回路１４０）と、
ラッチ回路に接続する、第５のスイッチ(Ｐ型ＭＯＳトランジスタ１４３）、第６のスイッチ(Ｐ型ＭＯＳトランジスタ１４６）とを有する。
第１から第６までのスイッチの供給または遮断を制御する比較動作制御部（比較動作設定回路１５０）と、を備えることを特徴とする比較回路である。
そうすると、第１から第６までのスイッチのいずれかを供給または遮断を制御することのよって、実施例２の比較回路１００においても比較開始前の第１電流経路及び第２電流経路の電位を制御することができる。
その結果、比較開始前の第１電流経路及び第２電流経路の電位を制御することによって、入力信号ＶＩＰ、ＶＩＭを受ける第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することができる。なお、比較誤差を制御することは第１から第６までスイッチのいずれかを制御することで行うことができることはいうまでもない。
さらに、実施例２の比較回路１００においては、ラッチ回路部が、Ｎ型ＭＯＳトランジスタラッチ回路１２０、Ｐ型ＭＯＳトランジスタラッチ回路１２５とからなるため、ラッチ回路に接続する、第５のスイッチ（Ｐ型ＭＯＳトランジスタ１４３）、第６のスイッチ（Ｐ型ＭＯＳトランジスタ１４６）を備え、ラッチ回路への高電位ＶＤＤの供給又は供給の遮断の制御を確実としている。
【実施例３】
【００５６】
図７は実施例３の比較回路２００を示す回路図である。比較回路２００はＰ型ＭＯＳトランジスタラッチ部２２０と、入力部２３０と、Ｎ型ＭＯＳトランジスタラッチ部２２５と、比較動作制御回路２４０と、比較動作設定回路２５０とを備える。
比較動作制御回路２４０は、Ｎ型ＭＯＳトランジスタ２４３、２４４、２４５、２４６と、Ｐ型ＭＯＳトランジスタ２４１、２４２、２４７、２４８を備える。
Ｐ型ＭＯＳトランジスタ２４１は、入力部２３０のＰ型ＭＯＳトランジスタ２３１のソースと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＭを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ２４２は、入力部２３０のＰ型ＭＯＳトランジスタ２３２のソースと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＰを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ２４１は信号ＬＭの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部２３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部２３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ２４１は入力部２３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
Ｐ型ＭＯＳトランジスタ２４２は信号ＬＰの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部２３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部２３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ２４２は入力部２３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００５７】
Ｎ型ＭＯＳトランジスタ２４３はグランドＶＳＳ電源７０に接続するソースと、Ｎ型ＭＯＳトランジスタラッチ部２２５のＮ型ＭＯＳトランジスタ２２６のドレインと接続するドレインと、信号ＬＭを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ２４３は信号ＬＭの論理が”Ｈ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部２２５へ高電位ＶＤＤを供給し、論理が”Ｌ”のときに、高電位ＶＤＤ電源６０からＮ型ＭＯＳトランジスタラッチ部２２５への高電位ＶＤＤの供給を遮断する。Ｎ型ＭＯＳトランジスタ２４３はＮ型ＭＯＳトランジスタラッチ部２２５と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００５８】
Ｎ型ＭＯＳトランジスタ２４４はグランドＶＳＳ電源７０に接続するソースと、Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２１のソースと接続するドレインと、信号ＬＭを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ２４４は信号ＬＭの論理が”Ｈ”のときに、グランドＶＳＳ電源７０からＰ型ＭＯＳトランジスタラッチ部２２０へグランドＶＳＳ電位を供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０からＰ型ＭＯＳトランジスタラッチ部２２０へのグランドＶＳＳ電位の供給を遮断する。Ｎ型ＭＯＳトランジスタ２４４はＰ型ＭＯＳトランジスタラッチ部２２０とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
【００５９】
Ｎ型ＭＯＳトランジスタ２４５はグランドＶＳＳ電源７０に接続するソースと、Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２２のソースと接続するドレインと、信号ＬＰを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ２４５は信号ＬＰの論理が”Ｈ”のときに、グランドＶＳＳ電源７０からＰ型ＭＯＳトランジスタラッチ部２２０へグランドＶＳＳ電位を供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０からＰ型ＭＯＳトランジスタラッチ部２２０へのグランドＶＳＳ電位の供給を遮断する。Ｎ型ＭＯＳトランジスタ２４５はＰ型ＭＯＳトランジスタラッチ部２２０とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
【００６０】
Ｎ型ＭＯＳトランジスタ２４６はグランドＶＳＳ電源７０に接続するソースと、Ｎ型ＭＯＳトランジスタラッチ部２２５のＮ型ＭＯＳトランジスタ２２７のソースと接続するドレインと、信号ＬＰを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ２４６は信号ＬＰの論理が”Ｈ”のときに、グランドＶＳＳ電源７０からＮ型ＭＯＳトランジスタラッチ部２２５へグランドＶＳＳを供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０からＮ型ＭＯＳトランジスタラッチ部２２５へのグランドＶＳＳの供給を遮断する。Ｎ型ＭＯＳトランジスタ２４６はＮ型ＭＯＳトランジスタラッチ部２２５とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
【００６１】
Ｐ型ＭＯＳトランジスタ２４７は、Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２１のドレインと接続するソ−ス、Ｎ型ＭＯＳトランジスタラッチ部２２５のＮ型ＭＯＳトランジスタ２２６のドレインと接続するドレイン、信号ＬＭを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ２４８は、Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２２のドレインと接続するソース、Ｎ型ＭＯＳトランジスタラッチ部２２５のＮ型ＭＯＳトランジスタ２２７のドレインと接続するドレイン、信号ＬＰを受けるゲートを備える。
【００６２】
入力部２３０は、Ｐ型ＭＯＳトランジスタ２３１、２３２を備える。Ｐ型ＭＯＳトランジスタ２３１はＰ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２１のソースと接続するドレイン、比較動作制御回路２４０のＰ型ＭＯＳトランジスタ２４１のドレインと接続するソース、入力信号ＶＩＰを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ２３１のオン抵抗値は、入力信号ＶＩＰの電位に応じて変化する。
【００６３】
Ｐ型ＭＯＳトランジスタ２３２はＰ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２２のソースと接続するドレイン、比較動作制御回路２４０のＰ型ＭＯＳトランジスタ２４２のドレインと接続するソース、信号ＶＩＭを受けるゲートを備える。Ｐ型ＭＯＳトランジスタ２３２のオン抵抗値は、信号ＶＩＭの電位に応じて変化する。
【００６４】
Ｐ型ＭＯＳトランジスタラッチ部２２０は、Ｐ型ＭＯＳトランジスタ２２１、２２２を備える。Ｎ型ＭＯＳトランジスタラッチ部２２５は、Ｎ型ＭＯＳトランジスタ２２６、２２７を備える。
Ｐ型ＭＯＳトランジスタ２２１はＰ型ＭＯＳトランジスタ２４７のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ２３１のドレインと接続するソース、Ｐ型ＭＯＳトランジスタ２２２のドレインと接続するゲートを備える。
Ｐ型ＭＯＳトランジスタ２２２はＰ型ＭＯＳトランジスタ２４８のドレインと接続するドレイン、Ｐ型ＭＯＳトランジスタ２３２のドレインと接続するソース、Ｐ型ＭＯＳトランジスタ２２１のドレインと接続するゲートを備える。
【００６５】
Ｎ型ＭＯＳトランジスタ２２６はＰ型ＭＯＳトランジスタ２４７のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ２２７のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
Ｎ型ＭＯＳトランジスタ２２７はＰ型ＭＯＳトランジスタ２４８のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ２２６のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
【００６６】
Ｎ型ＭＯＳトランジスタラッチ部２２５からは出力信号ＯＭ及び出力信号ＯＰが出力されている。出力信号ＯＭはＮ型ＭＯＳトランジスタ２２６のドレインとＰ型ＭＯＳトランジスタ２４７のドレイン間のノードＡと接続している。出力信号ＯＰはＮ型ＭＯＳトランジスタ２２７のドレインとＰ型ＭＯＳトランジスタ２４８のドレイン間のノードＢと接続している。
【００６７】
Ｎ型ＭＯＳトランジスタラッチ部２２５のＮ型ＭＯＳトランジスタ２２６のゲート及びＮ型ＭＯＳトランジスタ２２７のドレインとノードＢとは接続し、Ｎ型ＭＯＳトランジスタ２２７のゲート及びＮ型ＭＯＳトランジスタ２２６のドレインとノードＡとは接続している。すなわち、Ｎ型ＭＯＳトランジスタ２２６とＮ型ＭＯＳトランジスタ２２７とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｎ型ＭＯＳトランジスタ２２６とＮ型ＭＯＳトランジスタ２２７は、ノードＡとノードＢの電位差を増幅する。
【００６８】
Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２１のゲート及びＰ型ＭＯＳトランジスタ２２２のドレインとＰ型ＭＯＳトランジスタ２４８のソース（ノードＤ）とは接続し、Ｐ型ＭＯＳトランジスタ２２２のゲート及びＰ型ＭＯＳトランジスタ２２１のドレインとＰ型ＭＯＳトランジスタ２４７のソース（ノードＣ）とは接続している。すなわち、Ｐ型ＭＯＳトランジスタ２２６とＰ型ＭＯＳトランジスタ２２７とは、ノードＣ、ノードＤに対して交差接続をしているため、Ｐ型ＭＯＳトランジスタ２２１とＰ型ＭＯＳトランジスタ２２２は、ノードＣとノードＤの電位差を増幅する。
【００６９】
上記より、Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２１、Ｐ型ＭＯＳトランジスタ２４７、Ｎ型ＭＯＳトランジスタ２２６、Ｐ型ＭＯＳトランジスタ２３１、及び、Ｐ型ＭＯＳトランジスタ２４１は、高電位ＶＤＤ電源６０とグランドＶＳＳ７０間に直列に接続され、ノードＡ、ノードＣを含む第１の電流経路を構成している。Ｐ型ＭＯＳトランジスタラッチ部２２０のＰ型ＭＯＳトランジスタ２２２、Ｐ型ＭＯＳトランジスタ２４８、Ｎ型ＭＯＳトランジスタ２２７、Ｐ型ＭＯＳトランジスタ２３２、及び、Ｐ型ＭＯＳトランジスタ２４２は、高電位ＶＤＤ電源６０と、グランドＶＳＳ７０間に直列に接続され、ノードＢ、ノードＤを含む第２の電流経路を構成している。
【００７０】
そこで、信号ＬＭ、信号ＬＰが”Ｌ”であるときには、
Ｐ型ＭＯＳトランジスタラッチ部２２０、Ｎ型ＭＯＳトランジスタラッチ部２２５へのグランドＶＳＳの供給が、Ｎ型ＭＯＳトランジスタ２４３、２４４、２４５、２４６によって遮断され、入力部２３０、Ｐ型ＭＯＳトランジスタラッチ部２２０、及び、Ｎ型ＭＯＳトランジスタラッチ部２２５へ、Ｐ型ＭＯＳトランジスタ２４１、２４２により高電位ＶＤＤが供給される。
【００７１】
上記の場合、入力信号ＶＩＰの電位に応じてＰ型ＭＯＳトランジスタ２３１のオン抵抗が変化するため、入力信号ＶＩＰの電位が下がるとノードＡ、ノードＣの電位は下がり、入力信号ＶＩＭの電位に応じてＮ型ＭＯＳトランジスタ２３２のオン抵抗が変化するため、入力信号ＶＩＭの電位が入力信号ＶＩＰと反対に上昇すると、ノードＢ、ノードＤの電位は上昇する。
一方、その逆に入力信号ＶＩＰの電位が上昇すると、ノードＡ、ノードＣの電位は上昇し、入力信号ＶＩＭの電位が下がると、ノードＢ、ノードＤの電位は下がる。
【００７２】
なお、信号ＬＭ、信号ＬＰが”Ｈ”であるときには、Ｐ型ＭＯＳトランジスタラッチ部２２０、Ｎ型ＭＯＳトランジスタラッチ部２２５、入力部２３０に、Ｎ型ＭＯＳトランジスタ２４３、２４４、２４５、２４６によりグランドＶＳＳが供給され、入力部２３０への高電位ＶＤＤの供給が、Ｐ型ＭＯＳトランジスタ２４１、２４２によって遮断される。
その結果、ノードＡ、Ｂ間の電位差は０であるか、又は、殆どなくなる。
【００７３】
比較動作設定回路２５０は、信号ＬＭ０と信号ＬＰ０を駆動する実施例１の比較動作設定回路５０と同様な回路、信号ＬＭ１と信号ＬＰ１を駆動する比較動作設定回路５０と同様な回路、信号ＬＭ２と信号ＬＰ２を駆動する比較動作設定回路５０と同様な回路から構成されている。比較動作設定回路と同様な回路は、遅延回路２５１と遅延回路２５１を制御するロジック回路２５６とを備える。また、遅延回路２５１及びロジック回路２５６と、遅延回路５１及びロジック回路５６は同様な回路である。ここで、信号ＬＭ０と信号ＬＰ０との間の遅延、信号ＬＭ１と信号ＬＰ１との間の遅延、信号ＬＭ２と信号ＬＰ２との間の遅延は、同じ遅延量とすることもできるし、別々に設定することもできる。さらに、上記の遅延の内、いずれか一つのみを設定することもできることはいうまでもない。
以上より、実施例３の比較回路２００は、
第１信号（信号ＶＩＰ）をゲート電極で受ける第１ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ２３１）と、第２信号（信号ＶＩＭ）をゲート電極で受ける第２ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ２３２）とからなる入力部（２３０）と、
第１信号の電圧に応じて第１ＭＯＳトランジスタによって電流が制御される第１電流経路と、第２信号の電圧に応じて第２ＭＯＳトランジスタによって電流が制御される第２電流経路官の電位差を増幅するラッチ回路（Ｐ型ＭＯＳトランジスタラッチ回路２２０、Ｎ型ＭＯＳトランジスタラッチ回路２２５）と、
第１電流経路と異なる第３電流経路による第１ＭＯＳトランジスタのドレインへのグランドＶＳＳの供給又は供給の遮断を行う第１スイッチ（Ｎ型ＭＯＳトランジスタ２４４）と、第２電流経路と異なる第４電流経路による第２ＭＯＳトランジスタのドレインへのグランドＶＳＳの供給又は供給の遮断を行う第２スイッチ（Ｎ型ＭＯＳトランジスタ２４５）と、第１電流経路及び第２電流経路に高電位ＶＤＤを供給又は供給の遮断を行う第３スイッチ(Ｐ型ＭＯＳトランジスタ２４１、２４７)と第４のスイッチ(ＰＭＯＳトランジスタ２４２、２４８)とを有する比較動作設定部（比較動作設定回路２４０）と、
ラッチ回路に接続する、第５のスイッチ(Ｎ型ＭＯＳトランジスタ２４３）、第６のスイッチ(Ｎ型ＭＯＳトランジスタ２４６）とを有する。
第１から第６までのスイッチの供給または遮断を制御する比較動作制御部（比較動作設定回路２５０）と、を備えることを特徴とする比較回路である。
そうすると、第１から第６までのスイッチのいずれかの供給または遮断のタイミングを制御することによって、比較開始前の第１電流経路及び第２電流経路の電位を制御することができる。
その結果、比較開始前の第１電流経路及び第２電流経路の電位を制御することによって、入力信号ＶＩＰ、ＶＩＭを受ける第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することができる。なお、比較誤差を制御することは第１から第６までスイッチのいずれかを制御することで行うことができることはいうまでもない。
さらに、実施例３の比較回路２００においては、ラッチ回路部が、Ｎ型ＭＯＳトランジスタラッチ回路２２０、Ｐ型ＭＯＳトランジスタラッチ回路２２５とからなるため、ラッチ回路に接続する、第５のスイッチ（Ｎ型ＭＯＳトランジスタ２４３）、第６のスイッチ（Ｎ型ＭＯＳトランジスタ２４６）を備え、ラッチ回路へのグランドＶＳＳの供給又は供給の遮断の制御を確実としている。
【実施例４】
【００７４】
図８は実施例４の比較回路３００を示す回路図である。比較回路３００はＰ型ＭＯＳトランジスタラッチ部３２０と、入力部３３０と、Ｎ型ＭＯＳトランジスタラッチ部３２５と、比較動作制御回路３４０と、比較動作設定回路３５０とを備える。
【００７５】
比較動作制御回路３４０は、Ｎ型ＭＯＳトランジスタ３４３、３４４と、Ｐ型ＭＯＳトランジスタ３４１、３４２を備える。
Ｐ型ＭＯＳトランジスタ３４１は、入力部３３０のＮ型ＭＯＳトランジスタ３３１のドレインと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＭを受けるゲートを備える。
なお、Ｐ型ＭＯＳトランジスタ３４１のドレイン、入力部３３０のＮ型ＭＯＳトランジスタ３３１のドレイン、Ｐ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２１のドレイン、及び、Ｎ型ＭＯＳトランジスタラッチ部３２５のＮ型ＭＯＳトランジスタ３２６のドレインは、すべて比較回路３００内のノードＡと接続している。そして、比較回路３００のは、ノードＡより出力信号ＯＭを出力する。
【００７６】
Ｐ型ＭＯＳトランジスタ３４２は、入力部３３０のＮ型ＭＯＳトランジスタ３３２のドレインと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＰを受けるゲートを備える。
なお、Ｐ型ＭＯＳトランジスタ３４２のドレイン、入力部３３０のＮ型ＭＯＳトランジスタ３３２のドレイン、Ｐ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２２のドレイン、及び、Ｎ型ＭＯＳトランジスタラッチ部３２５のＮ型ＭＯＳトランジスタ３２７のドレインは、すべて比較回路３００内のノードＢと接続している。そして、比較回路３００のは、ノードＢより出力信号ＯＰを出力する。
【００７７】
Ｐ型ＭＯＳトランジスタ３４１は信号ＬＭの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部３３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部３３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ３４１は入力部３３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
Ｐ型ＭＯＳトランジスタ３４２は信号ＬＰの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部３３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部３３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ３４２は入力部３３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００７８】
Ｎ型ＭＯＳトランジスタ３４３はグランドＶＳＳ電源７０に接続するソースと、入力部３３０のＮ型ＭＯＳトランジスタ３３１のソースと接続するドレインと、信号ＬＭを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ３４３は信号ＬＭの論理が”Ｈ”のときに、グランドＶＳＳ電源７０から入力部３３０へグランドＶＳＳを供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０から入力部３３０へのグランドＶＳＳの供給を遮断する。Ｎ型ＭＯＳトランジスタ３４３は入力部３３０とグランドＶＳＳ電源７ｆ０とを接続、又は、遮断するスイッチの役割をする。
Ｎ型ＭＯＳトランジスタ３４４はグランドＶＳＳ電源７０に接続するソースと、入力部３３０のＮ型ＭＯＳトランジスタ３３２のソースと接続するドレインと、信号ＬＰを受けるゲートとを備える。
Ｎ型ＭＯＳトランジスタ３４４は信号ＬＰの論理が”Ｈ”のときに、グランドＶＳＳ電源７０から入力部３３０へグランドＶＳＳを供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０から入力部３３０へのグランドＶＳＳの供給を遮断する。Ｎ型ＭＯＳトランジスタ３４４は入力部３３０とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
【００７９】
入力部３３０は、Ｎ型ＭＯＳトランジスタ３３１、３３２を備える。Ｎ型ＭＯＳトランジスタ３３１はＰ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２１のドレインと接続するドレイン、比較動作制御回路３４０のＮ型ＭＯＳトランジスタ３４３のドレインと接続するソース、入力信号ＶＩＰを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ３３１のオン抵抗値は、入力信号ＶＩＰの電位に応じて変化する。
Ｎ型ＭＯＳトランジスタ３３２はＰ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２２のドレインと接続するドレイン、比較動作制御回路３４０のＮ型ＭＯＳトランジスタ３４４のドレインと接続するソース、信号ＶＩＭを受けるゲートを備える。Ｎ型ＭＯＳトランジスタ３３２のオン抵抗値は、信号ＶＩＭの電位に応じて変化する。
【００８０】
Ｐ型ＭＯＳトランジスタラッチ部３２０は、Ｐ型ＭＯＳトランジスタ３２１、３２２を備える。Ｎ型ＭＯＳトランジスタラッチ部３２５は、Ｎ型ＭＯＳトランジスタ３２６、３２７を備える。
Ｐ型ＭＯＳトランジスタ３２１はＮ型ＭＯＳトランジスタ３２６のドレインと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、Ｐ型ＭＯＳトランジスタ３２２のドレインと接続するゲートを備える。
Ｐ型ＭＯＳトランジスタ３２２はＮ型ＭＯＳトランジスタ３２７のドレインと接続するドレイン、高電位電源ＶＤＤ電源６０と接続するソース、Ｐ型ＭＯＳトランジスタ３２１のドレインと接続するゲートを備える。
【００８１】
Ｎ型ＭＯＳトランジスタ３２６はＰ型ＭＯＳトランジスタ３２１のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ３２７のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
Ｎ型ＭＯＳトランジスタ３２７はＰ型ＭＯＳトランジスタ３２２のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ３２６のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
Ｎ型ＭＯＳトランジスタラッチ部３２５からは出力信号ＯＭ及び出力信号ＯＰが出力されている。出力信号ＯＭはＮ型ＭＯＳトランジスタ３２６のドレインとＰ型ＭＯＳトランジスタ３２１のドレイン間のノードＡと接続している。出力信号ＯＰはＮ型ＭＯＳトランジスタ３２７のドレインとＰ型ＭＯＳトランジスタ３２２のドレイン間のノードＢと接続している。
Ｎ型ＭＯＳトランジスタラッチ部３２５のＮ型ＭＯＳトランジスタ３２６のゲート及びＮ型ＭＯＳトランジスタ３２７のドレインとノードＢとは接続し、Ｎ型ＭＯＳトランジスタ３２７のゲート及びＮ型ＭＯＳトランジスタ３２６のドレインとノードＡとは接続している。すなわち、Ｎ型ＭＯＳトランジスタ３２６とＮ型ＭＯＳトランジスタ３２７とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｎ型ＭＯＳトランジスタ３２６とＮ型ＭＯＳトランジスタ３２７は、ノードＡとノードＢの電位差を増幅する。
【００８２】
上記より、Ｐ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２１、Ｎ型ＭＯＳトランジスタ３３１、及び、Ｎ型ＭＯＳトランジスタ３４３は、高電位ＶＤＤ電源６０とグランドＶＳＳ７０間に直列に接続され、ノードＡを含む第１の電流経路を構成している。Ｐ型ＭＯＳトランジスタラッチ部３２０のＰ型ＭＯＳトランジスタ３２２、Ｐ型ＭＯＳトランジスタ３３２、Ｎ型ＭＯＳトランジスタ３４４は、高電位ＶＤＤ電源６０と、グランドＶＳＳ７０間に直列に接続され、ノードＢを含む第２の電流経路を構成している。
そこで、信号ＬＭ、信号ＬＰが”Ｈ”であるときには、
Ｐ型ＭＯＳトランジスタラッチ部３２０、Ｎ型ＭＯＳトランジスタラッチ部３２５への高電位ＶＤＤの供給が、Ｐ型ＭＯＳトランジスタ３４１、３４２によって遮断され、入力部３３０、Ｐ型ＭＯＳトランジスタラッチ部３２０へ、Ｎ型ＭＯＳトランジスタ３４３、３４４によりグランドＶＳＳが供給される。
上記の場合、入力信号ＶＩＰの電位に応じてＰ型ＭＯＳトランジスタ３３１のオン抵抗が変化するため、入力信号ＶＩＰの電位が下がるとノードＡの電位は上がり、入力信号ＶＩＭの電位に応じてＮ型ＭＯＳトランジスタ３３２のオン抵抗が変化するため、入力信号ＶＩＭの電位が入力信号ＶＩＰと反対に上昇すると、ノードＢの電位は下がる。
一方、その逆に入力信号ＶＩＰの電位が上昇すると、ノードＡの電位は下がり、入力信号ＶＩＭの電位が下がると、ノードＢの電位は上がる。
【００８３】
なお、信号ＬＭ、信号ＬＰが”Ｌ”であるときには、Ｐ型ＭＯＳトランジスタラッチ部３２０、Ｎ型ＭＯＳトランジスタラッチ部３２５、入力部３３０に、Ｐ型ＭＯＳトランジスタ３４１、３４２により高電位ＶＤＤが供給され、入力部２３０へのグランドＶＳＳの供給が、Ｎ型ＭＯＳトランジスタ３４３、３４４によって遮断される。
その結果、ノードＡ、Ｂ間の電位差は０であるか、又は、殆どなくなる。
【００８４】
比較動作設定回路３５０は、信号ＬＭ０と信号ＬＰ０を駆動する実施例１の比較動作設定回路５０と同様な回路、信号ＬＭ１と信号ＬＰ１を駆動する比較動作設定回路５０と同様な回路から構成されている。比較動作設定回路５０と同様な回路は、遅延回路３５１と遅延回路３５１を制御するロジック回路３５６とを備える。遅延回路３５１、ロジック回路３５６は遅延回路５１、ロジック回路５６と同様な回路である。ここで、信号ＬＭ０と信号ＬＰ０との間の遅延、信号ＬＭ１と信号ＬＰ１との間の遅延は、同じ遅延量とすることもできるし、別々に設定することもできる。さらに、上記の遅延の内、いずれか一つのみを設定することもできることはいうまでもない。
以上より、実施例４の比較回路３００は、
第１信号（信号ＶＩＰ）をゲート電極で受ける第１ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ３３１）と、第２信号（信号ＶＩＭ）をゲート電極で受ける第２ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ３３２）とからなる入力部（３３０）と、
第１信号の電圧に応じて第１ＭＯＳトランジスタによって電流が制御される第１電流経路と、第２信号の電圧に応じて第２ＭＯＳトランジスタによって電流が制御される第２電流経路官の電位差を増幅するラッチ回路（Ｐ型ＭＯＳトランジスタラッチ回路３２０、Ｎ型ＭＯＳトランジスタラッチ回路３２５）と、
第１電流経路と異なる第３電流経路による第１ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第１スイッチ（Ｐ型ＭＯＳトランジスタ３４１）と、第２電流経路と異なる第４電流経路による第２ＭＯＳトランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第２スイッチ（Ｐ型ＭＯＳトランジスタ３４２）と、第１電流経路及び第２電流経路にグランドＶＳＳを供給又は供給の遮断を行う第３スイッチ(Ｎ型ＭＯＳトランジスタ３４３)と、第４のスイッチ(ＮＭＯＳトランジスタ３４４)と、を有する比較動作設定部（比較動作設定回路３４０）と、
第１から第４のスイッチの供給または遮断を制御する比較動作制御部（比較動作設定回路３５０）と、を備えることを特徴とする比較回路である。
そうすると、第１から第４のスイッチのいずれかの供給または遮断のタイミングを制御することによって、比較開始前の第１電流経路及び第２電流経路の電位を制御することができる。
その結果、比較開始前の第１電流経路及び第２電流経路の電位を制御することによって、入力信号ＶＩＰ、ＶＩＭを受ける第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することができる。なお、比較誤差を制御することは第１から第４までスイッチのいずれかを制御することで行うことができることはいうまでもない。
さらに、第１電流経路を構成するＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ３２１）と第２電流経路を構成するＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ３２２）とからなるＰ型ＭＯＳトランジスタラッチ部３２０を、ラッチ回路は有する。なお、Ｐ型ＭＯＳトランジスタラッチ部３２０への高電位ＶＤＤの供給及び供給の遮断は第１スイッチ、及び、第２スイッチによってなされる。第１電流経路及び第２電流経路にＮ型ＭＯＳトランジスタラッチ部を構成するＮ型ＭＯＳトランジスタが含まれないため、第１電流経路及び第２電流経路に寄生する容量が減少し、比較回路３００の反応速度が早くなる。
【実施例５】
【００８５】
図９は実施例５の比較回路４００を示す回路図である。比較回路４００はＰ型ＭＯＳトランジスタラッチ部４２０と、入力部４３０と、Ｎ型ＭＯＳトランジスタラッチ部４２５と、比較動作制御回路４４０と、比較動作設定回路４５０とを備える。
【００８６】
比較動作制御回路４４０は、Ｎ型ＭＯＳトランジスタ４４３、４４４と、Ｐ型ＭＯＳトランジスタ４４１、４４２を備える。
Ｐ型ＭＯＳトランジスタ４４１は、入力部４３０のＰ型ＭＯＳトランジスタ４３１のソースと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＭを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ４４２は、入力部４３０のＰ型ＭＯＳトランジスタ４３２のソースと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、信号ＬＰを受けるゲートを備える。
Ｐ型ＭＯＳトランジスタ４４１は信号ＬＭの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部４３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部４３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ４４１は入力部４３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
Ｐ型ＭＯＳトランジスタ４４２は信号ＬＰの論理が”Ｌ”のときに、高電位ＶＤＤ電源６０から入力部４３０へ高電位ＶＤＤを供給し、論理が”Ｈ”のときに、高電位ＶＤＤ電源６０から入力部４３０への高電位ＶＤＤの供給を遮断する。Ｐ型ＭＯＳトランジスタ４４２は入力部４３０と高電位ＶＤＤ電源６０とを接続、又は、遮断するスイッチの役割をする。
【００８７】
Ｎ型ＭＯＳトランジスタ４４３はグランドＶＳＳ電源７０に接続するソースと、入力部４３０のＰ型ＭＯＳトランジスタ４３１のドレインと接続するドレインと、信号ＬＭを受けるゲートとを備える。
なお、Ｎ型ＭＯＳトランジスタ４４３のドレイン、入力部３３０のＰ型ＭＯＳトランジスタ４３１のドレイン、Ｐ型ＭＯＳトランジスタラッチ部４２０のＰ型ＭＯＳトランジスタ４２１のドレイン、及び、Ｎ型ＭＯＳトランジスタラッチ部３２５のＮ型ＭＯＳトランジスタ３２６のドレインは、すべて比較回路４００内のノードＡと接続している。そして、比較回路４００のは、ノードＡより出力信号ＯＭを出力する。
Ｎ型ＭＯＳトランジスタ４４３は信号ＬＭの論理が”Ｈ”のときに、グランドＶＳＳ電源７０から入力部４３０へグランドＶＳＳを供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０から入力部４３０へのグランドＶＳＳの供給を遮断する。Ｎ型ＭＯＳトランジスタ４４３は入力部４３０とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
Ｎ型ＭＯＳトランジスタ４４４はグランドＶＳＳ電源７０に接続するソースと、入力部４３０のＰ型ＭＯＳトランジスタ４３２のドレインと接続するドレインと、信号ＬＰを受けるゲートとを備える。
なお、Ｎ型ＭＯＳトランジスタ４４４のドレイン、入力部４３０のＮ型ＭＯＳトランジスタ４３２のドレイン、Ｐ型ＭＯＳトランジスタラッチ部４２０のＰ型ＭＯＳトランジスタ４２２のドレイン、及び、Ｎ型ＭＯＳトランジスタラッチ部３２５のＮ型ＭＯＳトランジスタ３２７のドレインは、すべて比較回路４００内のノードＢと接続している。そして、比較回路４００のは、ノードＢより出力信号ＯＰを出力する。
Ｎ型ＭＯＳトランジスタ４４４は信号ＬＰの論理が”Ｈ”のときに、グランドＶＳＳ電源７０から入力部４３０へグランドＶＳＳを供給し、論理が”Ｌ”のときに、グランドＶＳＳ電源７０から入力部４３０へのグランドＶＳＳの供給を遮断する。Ｎ型ＭＯＳトランジスタ４４４は入力部４３０とグランドＶＳＳ電源７０とを接続、又は、遮断するスイッチの役割をする。
【００８８】
入力部４３０は、Ｐ型ＭＯＳトランジスタ４３１、４３２を備える。Ｐ型ＭＯＳトランジスタ４３１はＰ型ＭＯＳトランジスタラッチ部４２０のＰ型ＭＯＳトランジスタ４２１のドレインと接続するドレイン、比較動作制御回路４４０のＮ型ＭＯＳトランジスタ４４３のドレインと接続するソース、入力信号ＶＩＰを受けるゲートを備える。Ｐ型ＭＯＳトランジスタ４３１のオン抵抗値は、入力信号ＶＩＰの電位に応じて変化する。
Ｎ型ＭＯＳトランジスタ４３２はＰ型ＭＯＳトランジスタラッチ部４２０のＰ型ＭＯＳトランジスタ４２２のドレインと接続するドレイン、比較動作制御回路４４０のＮ型ＭＯＳトランジスタ４４４のドレインと接続するソース、信号ＶＩＭを受けるゲートを備える。Ｐ型ＭＯＳトランジスタ４３２のオン抵抗値は、信号ＶＩＭの電位に応じて変化する。
【００８９】
Ｐ型ＭＯＳトランジスタラッチ部４２０は、Ｐ型ＭＯＳトランジスタ４２１、４２２を備える。Ｎ型ＭＯＳトランジスタラッチ部４２５は、Ｎ型ＭＯＳトランジスタ４２６、４２７を備える。
Ｐ型ＭＯＳトランジスタ４２１はＮ型ＭＯＳトランジスタ４２６のドレインと接続するドレイン、高電位ＶＤＤ電源６０と接続するソース、Ｐ型ＭＯＳトランジスタ４２２のドレインと接続するゲートを備える。
Ｐ型ＭＯＳトランジスタ４２２はＮ型ＭＯＳトランジスタ４２７のドレインと接続するドレイン、高電位電源ＶＤＤ電源６０と接続するソース、Ｐ型ＭＯＳトランジスタ４２１のドレインと接続するゲートを備える。
【００９０】
Ｎ型ＭＯＳトランジスタ４２６はＰ型ＭＯＳトランジスタ４２１のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ４２７のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
Ｎ型ＭＯＳトランジスタ４２７はＰ型ＭＯＳトランジスタ４２２のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ４２６のドレインと接続するゲート、グランドＶＳＳ７０と接続するソースを備える。
Ｎ型ＭＯＳトランジスタラッチ部４２５からは出力信号ＯＭ及び出力信号ＯＰが出力されている。出力信号ＯＭはＮ型ＭＯＳトランジスタ４２６のドレインとＰ型ＭＯＳトランジスタ４２１のドレイン間のノードＡと接続している。出力信号ＯＰはＮ型ＭＯＳトランジスタ４２７のドレインとＰ型ＭＯＳトランジスタ４２２のドレイン間のノードＢと接続している。
Ｎ型ＭＯＳトランジスタラッチ部４２５のＮ型ＭＯＳトランジスタ４２６のゲート及びＮ型ＭＯＳトランジスタ４２７のドレインとノードＢとは接続し、Ｎ型ＭＯＳトランジスタ４２７のゲート及びＮ型ＭＯＳトランジスタ４２６のドレインとノードＡとは接続している。すなわち、Ｎ型ＭＯＳトランジスタ４２６とＮ型ＭＯＳトランジスタ４２７とは、ノードＡ、ノードＢに対して交差接続をしているため、Ｎ型ＭＯＳトランジスタ４２６とＮ型ＭＯＳトランジスタ４２７は、ノードＡとノードＢの電位差を増幅する。
【００９１】
上記より、Ｎ型ＭＯＳトランジスタラッチ部４２５のＮ型ＭＯＳトランジスタ４２６、Ｐ型ＭＯＳトランジスタ４３１、及び、Ｐ型ＭＯＳトランジスタ４４１は、高電位ＶＤＤ電源６０とグランドＶＳＳ７０間に直列に接続され、ノードＡを含む第１の電流経路を構成している。Ｎ型ＭＯＳトランジスタラッチ部４２５のＮ型ＭＯＳトランジスタ４２７、Ｐ型ＭＯＳトランジスタ４３２、Ｐ型ＭＯＳトランジスタ４４２は、高電位ＶＤＤ電源６０と、グランドＶＳＳ７０間に直列に接続され、ノードＢを含む第２の電流経路を構成している。
そこで、信号ＬＭ、信号ＬＰが”Ｈ”であるときには、
入力部４３０への高電位ＶＤＤの供給が、Ｐ型ＭＯＳトランジスタ４４１、４４２によって遮断され、入力部４３０、Ｐ型ＭＯＳトランジスタラッチ部４２０、及び、Ｎ型ＭＯＳトランジスタラッチ部４２５へ、Ｎ型ＭＯＳトランジスタ４４３、４４４によりグランドＶＳＳが供給される。
その結果、ノードＡ、Ｂ間の電位差は０であるか、又は、殆どなくなる。
一方、信号ＬＭ、信号ＬＰが”Ｌ”であるときには、入力部４３０にＰ型ＭＯＳトランジスタ４４１、４４２により高電位ＶＤＤが供給され、Ｐ型ＭＯＳトランジスタラッチ部４２０、Ｎ型ＭＯＳトランジスタラッチ部４２５、入力部４３０へのグランドＶＳＳの供給が、Ｎ型ＭＯＳトランジスタ４４３、４４４によって遮断される。
上記の場合、入力信号ＶＩＰの電位に応じてＰ型ＭＯＳトランジスタ４３１のオン抵抗が変化するため、入力信号ＶＩＰの電位が下がるとノードＡの電位は上がり、入力信号ＶＩＭの電位に応じてＮ型ＭＯＳトランジスタ４３２のオン抵抗が変化するため、入力信号ＶＩＭの電位が入力信号ＶＩＰと反対に上昇すると、ノードＢの電位は下がる。
一方、その逆に入力信号ＶＩＰの電位が上昇すると、ノードＡの電位は下がり、入力信号ＶＩＭの電位が下がると、ノードＢの電位は上がる。
【００９２】
比較動作設定回路４５０は、信号ＬＭ０と信号ＬＰ０を駆動する実施例１の比較動作設定回路５０と同様な回路、信号ＬＭ１と信号ＬＰ１を駆動する比較動作設定回路５０と同様な回路から構成されている。比較動作設定回路５０と同様な回路は、遅延回路４５１と遅延回路４５１を制御するロジック回路４５６とを備える。遅延回路４５１、ロジック回路４５６は遅延回路４５１、ロジック回路４５６と同様な回路である。ここで、信号ＬＭ０と信号ＬＰ０との間の遅延、信号ＬＭ１と信号ＬＰ１との間の遅延は、同じ遅延量とすることもできるし、別々に設定することもできる。さらに、上記の遅延の内、いずれか一つのみを設定することもできることはいうまでもない。
以上より、実施例５の比較回路４００は、
第１信号（信号ＶＩＰ）をゲート電極で受ける第１ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ４３１）と、第２信号（信号ＶＩＭ）をゲート電極で受ける第２ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ４３２）とからなる入力部（４３０）と、
第１信号の電圧に応じて第１ＭＯＳトランジスタによって電流が制御される第１電流経路と、第２信号の電圧に応じて第２ＭＯＳトランジスタによって電流が制御される第２電流経路官の電位差を増幅するラッチ回路（Ｐ型ＭＯＳトランジスタラッチ回路４２０、Ｎ型ＭＯＳトランジスタラッチ回路４２５）と、
第１電流経路と異なる第３電流経路による第１ＭＯＳトランジスタのソースへの高電位ＶＤＤの供給又は供給の遮断を行う第１スイッチ（Ｐ型ＭＯＳトランジスタ４４１）と、第２電流経路と異なる第４電流経路による第２ＭＯＳトランジスタのソースへの高電位ＶＤＤの供給又は供給の遮断を行う第２スイッチ（Ｐ型ＭＯＳトランジスタ４４２）と、第１電流経路及び第２電流経路にグランドＶＳＳを供給又は供給の遮断を行う第３スイッチ(Ｎ型ＭＯＳトランジスタ４４３)と第４のスイッチ(Ｎ型ＭＯＳトランジスタ４４４)と、を有する比較動作設定部（比較動作設定回路３４０）と、
第１から第４のスイッチの供給または遮断を制御する比較動作制御部（比較動作設定回路３５０）と、を備えることを特徴とする比較回路である。
そうすると、第１から第４までのスイッチのいずれかを供給または遮断のタイミングを制御することのよって、比較開始前の第１電流経路及び第２電流経路の電位を制御することができる。
その結果、比較開始前の第１電流経路及び第２電流経路の電位を制御することによって、入力信号ＶＩＰ、ＶＩＭを受ける第１ＭＯＳトランジスタと第２ＭＯＳトランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することができる。なお、比較誤差を制御することは第１から第４までスイッチのいずれかを制御することで行うことができることはいうまでもない。
さらに、第１電流経路を構成するＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ４２６）と第２電流経路を構成するＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ４２７）とからなるＮ型ＭＯＳトランジスタラッチ部４２５を、ラッチ回路は有する。なお、Ｎ型ＭＯＳトランジスタラッチ部４２５へのグランドＶＳＳの供給及び供給の遮断は第１スイッチ、及び、第２スイッチによってなされる。第１電流経路及び第２電流経路にＰ型ＭＯＳトランジスタラッチ部を構成するＰ型ＭＯＳトランジスタが含まれないため、第１電流経路及び第２電流経路に寄生する容量が減少し、比較回路４００の反応速度が早くなる。
【実施例６】
【００９３】
図１０は、実施例６のＡＤＣ（Analog digital converter）５００を示す。実施例６のＡＤＣ５００は、実施例１の比較回路１０における、ラッチ部２０、入力部３０、及び、比較動作制御回路４０を備え、さらに、遅延回路５２０、逐次比較動作制御回路５３０、及び、サンプリングホールド回路５４０を備える。
実施例６のＡＤＣ５００は、実施例１で説明したラッチ部２０、入力部３０、及び、比較動作制御回路４０を用いた、逐次比較型のアナログデジタル変換回路である。
従って、実施例６のＡＤＣ５００における、ラッチ部２０、入力部３０、及び、比較動作制御回路４０の構成の詳細な説明を省略する。
入力部３０は相補入力信号Ｖｉを受け、反転論理を有する反転相補信号を発生する。ラッチ部２０はその反転相補信号を受けラッチする。比較制御回路４０は、逐次比較動作制御回路５３０からの信号を受けて、その論理に応じて、入力部３０及びラッチ部２０を高電位電源Ｖｃｃと接続又は切断する。ラッチ部２０及び入力３０は相補入力信号Ｖｉを構成する信号Ｖｉ＋の電位と信号Ｖｉ−の電位とを比較する比較器である。
なお、逐次比較動作制御回路５３０から出力されるＣＮＴＬ５３１に応じて、ラッチ部２０、入力部３０、及び、比較動作制御回路４０は動作するが、その動作についての詳細は図１２を用いて説明する。
【００９４】
遅延回路５２０は、インバータ５２１、５２２、５２６、５２７、信号遅延時間が可変なインバータ５２３、５２５、信号ＣＬＫを入力端子に受けるインバータ５２４から構成されている。
インバータ５２４は、信号ＣＬＫを受け、出力信号Ａを比較動作制御回路４０に含まれ、グランド電位と入力部３０とを、出力信号Ａの論理に応じて接続又は切断出力するスイッチ４３ａに出力する。
インバータ５２３、５２５は、インバータ５２４の出力信号Ａを、その入力端子で受ける。インバータ５２２は、インバータ５２３の出力信号を、その入力端子で受ける。インバータ５２１は、インバータ５２２の出力信号を、その入力端子で受ける。インバータ５２２は信号Ａｘｐを比較動作制御回路４０の一方のスイッチ４１ａに出力する。なお、一方のスイッチ４１ａは、信号Ａｘｐの論理に応じて高電位電源と入力部３０及びラッチ部２０とを接続及び切断する。インバータ５２３においては、複数のデジタル信号からなる信号ＣＮＴＬ５３１に応じて、入力端子で信号を受けてから出力信号を出力するまでの信号遅延時間が変化する。インバータ５２３の例を図１１Ａ、Ｂにおいて示す。
インバータ５２６は、インバータ５２５の出力信号を、その入力端子で受ける。インバータ５２７は、インバータ５２６の出力信号を、その入力端子で受ける。インバータ５２７は信号Ａｘｍを比較動作制御回路４０の他方のスイッチ４２ａに出力する。なお、その他方のスイッチ４２ａは、信号Ａｘｍの論理に応じて高電位電源と入力部３０及びラッチ部２０とを接続及び切断する。インバータ５２５においては、複数のデジタル信号からなる信号ＣＮＴＬ５３１に応じて、入力端子で信号を受けてから出力信号を出力するまでの信号遅延時間が変化する。インバータ５２５の例を図１１Ａ、Ｂにおいて示す。
従って、信号ＣＮＴＬ５３１であらわされる２進数に応じて、信号Ａｘｍの出力時期と、信号Ａｘｐの出力時期に時間差を設定することができる。
【００９５】
サンプリングホールド回路５４０は、その入力信号Ｖｉｎを構成する一方の信号Ｖｉ＋を受ける入力端子と、入力部３０に接続する信号線とを信号ＣＬＫの論理に応じて、接続又は切断するスイッチ５４１、上記の信号線に接続する容量５４２を備える。また、サンプリングホールド回路５４０は、その入力信号Ｖｉｎを構成する他方の相補信号Ｖｉ−を受ける入力端子と、入力部３０に接続する信号線とを、逐次比較動作制御回路５３０からの制御信号ＣＮ５３２の論理に応じて、接続又は切断するスイッチ５４３、上記の信号線に接続する容量５４４を備える。
従って、サンプリングホールド回路５４０は、相補の入力信号Ｖｉｎを受け、その入力信号Ｖｉｎを構成する一方の信号Ｖｉ＋の電圧と、その相補信号Ｖｉ−の電圧をサンプリングする回路である。
【００９６】
逐次比較動作制御回路５３０は、ラッチ部２０からの信号Ｖｏ＋及び信号Ｖｏ−と、信号ＣＬＫを受け、遅延回路５２０へ信号ＣＮＴＬ５３１を出力し、サンプリングホールド回路５４０への制御信号５３２を出力する。なお、逐次比較動作制御回路５３０の動作、及び、信号ＣＮＴＬ５３１については、図１１から図１６により詳細に説明する。また、制御信号５３２については図１５において詳細に説明する。
【００９７】
図１１Ａ、図１１Ｂは、遅延回路５２０における、インバータ５２３、５２５の例を示す。図１１Ａは、抵抗と、その抵抗をグランド線に接続又は切断するスイッチとからなる組合せ回路を複数用いて、入力信号の入力から、出力信号の出力までの遅延時間を可変とするインバータ５２８を示す。インバータ５２８は、Ｐ型トランジスタ５２８ａ、Ｎ型トランジスタ５２８ｂ、抵抗とスイッチからなる組合せ回路５２８ｒ１から組合せ回路５２８ｒｎ（ｎは正の整数）までのｎ個の組合せ回路、ＮＯＲ５２８ｃ、入力端子５２８ｄ、及び、出力端子５２８ｅから構成されている。
【００９８】
Ｐ型トランジスタ５２８ａは、そのソースが高電位電源Ｖｃｃと接続し、そのドレインが出力端子５２８ｅと接続し、そのゲートが入力端子５２８ｄと接続するＭＯＳトランジスタである。
Ｎ型トランジスタ５２８ｂは、そのソースがｎ個の組合せ回路５２８ｒ１から組合せ回路５２８ｎと接続し、そのドレインが出力端子５２８ｅと接続し、そのゲートが入力端子５２８ｄと接続するＭＯＳトランジスタである。
【００９９】
組合せ回路５２８ｒ１から回路５２８ｒｎ（ｎは正の整数）までのｎ個の組合せ回路はＮ型トランジスタ５２８ｂのソースとグランドＶｓｓの間に並列に接続されている。各組合せ回路は、抵抗、第１スイッチ、及び、第２スイッチが直列に接続されて構成されており、抵抗の一端はＮ型トランジスタ５２８ｂのソースに、第２スイッチの他端はグランドＶｓｓに接続している。
組合せ回路５２８ｒ１の抵抗の抵抗値を１とすると、組合せ回路５２８ｒｎの抵抗の抵抗値は２のｎ乗倍である。信号ＣＮＴＬ５３１はｎ＋２本の２進コードを表す複数の信号であり、信号ＣＮＴＬ５３１が表す２進数の１ビット目からｎビット目までを表す信号は、組合せ回路５２８ｒ１から組合せ回路５２８ｒｎまでの第１スイッチと接続している。組合せ回路５２８ｒ１から組合せ回路５２８ｒｎの第１スイッチは、信号ＣＮＴＬ５３１の信号が”１”のときに接続し、信号ＣＮＴＬ５３１の信号が逆の論理であるときに切断する。
信号ＣＮＴＬ５３１が表す２進数のｎ＋１番目のビットに対応する信号は、組合せ回路５２８ｒ１から組合せ回路５２８ｒｎまでのすべての第２スイッチに共通に接続している。そして、インバータ５２３として動作するインバータ５２８の第２スイッチがその信号の論理が”１”のときに接続し、その逆のときに切断する動作をするとすると、インバータ５２５として動作するインバータ５２８の第２スイッチはその信号の論理が”０”のときに接続し、その逆のときに切断する動作をする。
また、信号ＣＮＴＬ５３１が表す２進数のｎ＋１番目のビットに対応する信号は、ＮＯＲ５２８ｃの一方の入力端子に接続されている。ＮＯＲ５２８ｃはその信号の論理を反転させてスイッチ５２８ｄに出力信号を出力する。スイッチ５２８ｄは、Ｎ型トランジスタ５２８ｂのソースとグランドＶｓｓとを、ＮＯＲ５２８ｃからの出力信号の論理に応じて接続又は切断する。
信号ＣＮＴＬ５３１が表す２進数のｎ＋２番目のビットに対応する信号は、ＮＯＲ５２８ｃの他方の入力端子に接続されている。信号ＣＭＴＬ５３１のｎ＋２番目のビットに対応する信号は、信号Ａｘｐ、信号Ａｘｍの双方を、信号Ａからの遅延なしに出力するときに用いる。
【０１００】
上記より、インバータ５２８において、信号ＣＮＴＬ５３１のｎ＋１番目のビットを表す信号に応じて、入力信号の入力から出力信号の出力までの遅延時間を可変とする動作と、遅延時間を一定する動作が切り替わる。そして、インバータ５２８において、遅延時間を可変とする動作をする場合、信号ＣＮＴＬ５３１の１ビットからｎビットまでで表す２進数の大きさに応じて、遅延時間の大きさが大きくなる。ＣＮＴＬ５３１の１ビットからｎビットまでで表す２進数の大きさが大きい程、Ｎ型トランジスタ５２８ｂのソースに流れこむ、グランドＶｓｓからの電流は小さくなるからである。
【０１０１】
図１１Ｂは抵抗と、その容量をグランド線に接続又は切断するスイッチとからなる組合せ回路を複数用いて、入力信号の入力から、出力信号の出力までの遅延時間を可変とするインバータ５２９を示す。インバータ５２９は、Ｐ型トランジスタ５２９ａ、Ｎ型トランジスタ５２９ｂ、容量とスイッチからなる組合せ回路５２９ｃ１から組合せ回路５２９ｃｎ（ｎは正の整数）までのｎ個の組合せ回路、入力端子５２９ｄ、ＮＯＲ５２９ｆ、及び、出力端子５２９ｅから構成されている。
【０１０２】
Ｐ型トランジスタ５２９ａは、そのソースが高電位電源Ｖｃｃと接続し、そのドレインが出力端子５２９ｅと接続し、そのゲートが入力端子５２９ｄと接続するＭＯＳトランジスタである。
Ｎ型トランジスタ５２９ｂは、そのソースがグランドＶｓｓと接続し、そのドレインが出力端子５２８ｅと接続し、そのゲートが入力端子５２８ｄと接続するＭＯＳトランジスタである。
【０１０３】
組合せ回路５２９ｃ１から回路５２９ｃｎ（ｎは正の整数）までのｎ個の組合せ回路は出力端子５２９ｅとグランドＶｓｓの間に並列に接続されている。各組合せ回路は、容量、第１スイッチ、及び、第２スイッチが直列に接続されて構成されており、容量の一端は出力端子５２９ｅに、第２スイッチの他端はグランドＶｓｓに接続している。
組合せ回路５２９ｃ１の容量の容量値を１とすると、組合せ回路５２９ｃｎの容量の容量値は２のｎ乗倍である。信号ＣＮＴＬ５３１はｎ＋２ビットの２進数を表す複数の信号であり、信号ＣＮＴＬ５３１が表す２進数の１ビット目からｎビット目までを表す信号は、組合せ回路５２９ｃ１から組合せ回路５２９ｃｎまでの第１スイッチと接続している。組合せ回路５２９ｃ１から組合せ回路５２９ｃｎの第１スイッチは、信号ＣＮＴＬ５３１の信号が”１”のときに接続し、ＣＮＴＬ５３１の信号が逆の論理であるときに切断する。
ＣＮＴＬ５３１が表す２進数のｎ＋１番目のビットに対応する信号は、ＮＯＲ５２９ｆの一方の端子に接続され、ＮＯＲ５２９ｆの出力は、組合せ回路５２９ｃ１から組合せ回路５２９ｃｎまでのすべての第２スイッチに共通に接続している。そして、インバータ５２３として動作するインバータ５２９の第２スイッチがその信号の論理が”１”のときに接続し、その逆のときに切断する動作をするとすると、インバータ５２５として動作するインバータ５２９の第２スイッチはその信号の論理が”０”のときに接続し、その逆のときに切断する動作をする。
信号ＣＮＴＬ５３１が表す２進数のｎ＋２番目のビットに対応する信号は、ＮＯＲ５２９ｆの他方の入力端子に接続されている。信号ＣＭＴＬ５３１のｎ＋２番目のビットに対応する信号は、信号Ａｘｐ、信号Ａｘｍの双方を、信号Ａからの遅延なしに出力するときに用いる。
【０１０４】
以上より、インバータ５２９において、ＣＮＴＬ５３１の最上位ビットを表す信号に応じて、入力信号の入力から出力信号の出力までの遅延時間を可変とする動作と、遅延時間を一定する動作が切り替わる。そして、インバータ５２９において、遅延時間を可変とする動作をする場合、ＣＮＴＬ５３１の１ビットからｎビットまでで表す２進数の大きさに応じて、遅延時間の大きさが大きくなる。ＣＮＴＬ５３１の１ビットからｎビットまでで表す２進数の大きさが大きい程、Ｎ型トランジスタの出力端子５２９ｅに接続される容量の容量値が大きくなるからである。
【０１０５】
図１２Ａ、図１２Ｂはラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０について、実施例６における動作を説明する図である。
実施例１においては、ラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０は、入力部３０に入力された相補入力信号Ｖｉを構成する信号Ｖｉ＋の電位と信号Ｖｉ−の電位の大小を比較するように動作する比較器である。
しかし、実施例６においては、実施例１における入力信号の電位の大小を比較する動作を基本動作とし、さらに、信号Ａｘｐと信号Ａｘｍの立ち上がり又は立ち下がり時期をずらしながら、基本動作を繰り返すことで、ラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０は、入力部３０に入力された相補入力信号、すなわち、信号Ｖｉ＋と、信号Ｖｉ−からなる相補信号の電位差を、検出する回路として動作する。
【０１０６】
図１２Ａは、信号Ａｘｐと信号Ａｘｍの立ち下がり時期をずらす動作に対応するラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０の主要信号の電位波形を示す図である。
逐次比較動作制御回路５３０は、１回の基本動作をラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０にさせるため、信号ＣＮＴＬ５３１を時刻Ｔ１から時刻Ｔ５の間に、信号Ａｘｐと信号Ａｘｍの立ち上がり又は立ち下がり時期の時間差を表す論理を持たせて出力する。図１１Ａ、Ｂにおいて説明したように、信号ＣＮＴＬ５３１の最上位ビットの論理に応じて、信号Ａｘｍが遅延するか、信号Ａｘｐが遅延するかが決定する。図１２Ａにおいては、信号Ａｘｍが遅延する例を示している。
【０１０７】
そうすると、遅延回路５２０は、信号ＣＬＫに同期した信号Ａ及び信号Ａｘｐを出力するとともに、信号Ａｘｍを信号ＣＮＴＬ５３１の論理に応じて遅延させて出力する。信号Ａ及び信号Ａｘｐの立ち上がりは時刻Ｔ１及びＴ５であり、立ち下がりは時刻Ｔ２である。また、信号Ａｘｍの立ち上がりは時刻Ｔ１及び時刻Ｔ５であり、立ち下がりは時刻Ｔ３である。ここで、時刻Ｔ２と時刻Ｔ３との時間差が、信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差を示す。
なお、図１２Ａにおいては、信号ＣＬＫの１周期分の各回路の動作を示しており、信号ＣＮＴＬの論理で表す信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差は０．２１ｎｓである場合の各回路の動作を示している。しかし、時刻Ｔ１以前において、逐次比較動作制御回路５３０は、信号ＣＮＴＬの論理で表す信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差を、２周期毎に０．０１ｎｓずつ増加してきている。
【０１０８】
入力部３０に入力される信号Ｖｉは相補信号であり、図１２Ａにおいては、相補入力信号Ｖｉを構成する信号Ｖｉ＋と信号Ｖｉ−との差は１００ｍｖに保たれている。
時刻Ｔ１において、信号Ａの論理が”Ｌ”、信号Ａｘｐ及び信号Ａｘｍの論理が”Ｈ”になると、比較動作制御回路４０のスイッチがラッチ部２０と高電位電源Ｖｃｃとを接続し、入力部３０とグランドＶｓｓとを接続するため、ラッチ部２０によってラッチされる信号Ｖｐ及び信号Ｖｍは、双方とも論理”Ｈ”となる。
その後、時刻Ｔ２において、信号Ａの論理が”Ｈ”、信号Ａｘｐの論理が”Ｌ”となると、信号Ｖｍの論理は”Ｌ”に向かって動き始める。一方、時刻Ｔ３において信号Ａｘｍの論理も”Ｌ”となり、信号Ｖｐの論理も”Ｌ”に向かって動き始める。ここで、信号Ｖｉ＋の電位より信号Ｖｉ−の電位が低いため、信号Ｖｐが論理”Ｌ”に向かう速度のほうが、信号Ｖｍが論理”Ｌ”に向かう速度より早い。しかし、信号Ｖｐが論理”Ｌ”に向かい始めた時刻はＴ２より遅いＴ３であるため、ラッチ部２０の動作閾値を先に超えるのは信号Ｖｍの電位である。その結果、時刻Ｔ４においては、ラッチ部２０の動作によって、信号Ｖｍは論理”Ｌ”となり、信号Ｖｐは論理”Ｈ”となる。その結果、出力信号Ｖｏは時刻Ｔ３においてその論理が変化する。
その後、時刻Ｔ５において、信号Ａの論理が”Ｌ”となり、信号Ａｘｐ及び信号Ａｘｍが再び論理”Ｈ”となると、ラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０は、再び時刻Ｔ１における状態に戻る。
【０１０９】
図１２Ｂは、時刻Ｔ１から時刻Ｔ５までの動作を、信号ＣＮＴＬの論理で表す信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄを、０．１６ｎｓから０．２５ｎｓまで変化させながら繰り替えしたときの、信号Ｖｍの変化を表した図である。
図１２Ｂにおいて、縦軸は電位を表し、横軸は時間の経過を示す。細い実線は信号ＣＬＫの立ち下がりの時刻を示す。また、太い実線は信号Ｖｍの電位の変化を示す。
例えば、信号ＣＮＴＬの論理で表す信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄが０．２ｎｓである時、信号Ｖｍの電位は３ｖと１．８ｖの間で変化したことを示す。
また．時間差ｔｄが０．２１ｎｓである時、信号Ｖｍの電位は３ｖと０ｖとの間で変化したことを示す。
上記は、時間差ｔｄが０．２０ｎｓ以下であると、比較動作後において、ラッチ部２０によってラッチされた信号Ｖｍの論理は論理”Ｈ”であることを示す。また、上記は、時間差ｔｄが０．２１ｎｓ以上となると、比較動作後において、ラッチ部２０によってラッチされた信号Ｖｍの論理は論理”Ｌ”であることを示す。すなわち、時間差ｔｄ＝０．２１ｎｓを境にラッチ後の信号Ｖｍ又は信号Ｖｐの論理は変化する。
【０１１０】
以上より、信号Ｖｉ−と信号Ｖｉ＋との間に電位差があった場合、信号ＣＮＴＬの論理で表す信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄを変化させながら、ラッチ部２０によってラッチされた信号Ｖｍ又は信号Ｖｐの論理の変化を観測すると、比較動作後において、上記の時間差ｔｄに対する信号Ｖｍ又は信号Ｖｐの論理の変化を起こさせるための、時間差ｔｄを検出することができる。
そこで、予め、入力信号Ｖｉを構成する信号Ｖｉ−と信号Ｖｉ＋との間の電位差と、時間差ｔｄとの関係を求めておくことができることがわかる。
さらに、信号ＣＮＴＬの論理と、信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄとの関係は、図１１Ａ、Ｂにおいて説明したように一意的に定まっているため、信号Ｖｉ−と信号Ｖｉ＋との間の電位差と、信号ＣＮＴＬの論理との関係も一意的に定まることになる。
【０１１１】
図１３は、信号ＣＮＴＬの論理、信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄ、及び、入力信号Ｖｉを構成する信号Ｖｉ−と信号Ｖｉ＋との間の電位差の関係を表した図である。
図１３において、下側の横軸は時間差ｔｄをあらわし、縦軸は入力信号Ｖｉを構成する信号Ｖｉ−と信号Ｖｉ＋との間の電位差をあらわし、上側の横軸は時間差ｔｄに対応する信号ＣＮＴＬ５３１が表す２進数を示している。
【０１１２】
図１３によれば、信号Ｖｉ−と信号Ｖｉ＋との間の電位差と、信号Ｖｍ又はＶｐの論理を変化させるのに必要な信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄとの関係は、単調増加を示している。より詳細には、例えば、（電位差、ｔｄ）というように表したとすると、（０．０１、０．１５）、（０．０５、０．１７）、（０．１、０．２）、（０．２、０．２３）、（０．３、０．２７）、（０．４、０．３）、（０．５、０．３３）、（０．６、０．３７）、（０．７、０．３９）、（０．８、０．４１）というような関係にある。なお、「時間差ｔｄ」と、「信号Ｖｉ−と信号Ｖｉ＋との間の電位差」との関係は、図１０に示したラッチ部２０、入力部３０、比較動作制御回路４０、遅延回路５２０の回路図に基づいて、回路シミュレーションにより、求めることができる。
【０１１３】
図上部に示した２進数は、図１１Ａ、Ｂに示したインバータ５２８、５２９に対して、その２進数を表す信号ＣＮＴＬ５３１を入力したときに得られる「信号Ａｘｐと信号Ａｘｍの立ち下がりの時間差ｔｄ」と対応させた位置に配置されている。図上部に示した２進数の上段は、信号Ａの立ち下がり時期に対して信号Ａｘｐの立ち下がり時期は固定であり、信号Ａｘｍの立ち下がり時期のみを遅らせるために使用する２進数である。一方、下段の２進数は、信号Ａの立ち下がり時期に対して信号Ａｘｍの立ち下がり時期は固定であり、信号Ａｘｐの立ち下がり時期のみを遅らせるために使用する２進数である。
（２進数、ｔｐｄ）のように対応を記載すると、例えば、（０００００、０．１２ｎｓ）、（００００１、０．１２ｎｓ）、（１００００、０．１４ｎｓ）、（１０００１、０．１４ｎｓ）、（０１０００、０．１６ｎｓ）、（０１００１、０．１６ｎｓ）、（１１０００、０．１８ｎｓ）、（１１００１、０．１８ｎｓ）、（００１００、０．２０ｎｓ）、（００１０１、０．２０ｎｓ）、（１０１００、０．２２ｎｓ）、（１０１０１、０．２２ｎｓ）、（０１１００、０．２４ｎｓ）、（０１１０１、０．２４ｎｓ）、（１１１００、０．２６ｎｓ）、（１１１０１、０．２６ｎｓ）、（０００１０、０．２８ｎｓ）、（０００１１、０．２８ｎｓ）、（１００１０、０．３０ｎｓ）、（１００１１、０．３０ｎｓ）、（０１０１０、０．３２ｎｓ）、（０１０１１、０．３２ｎｓ）、（１１０１０、０．３４ｎｓ）、（１１０１１、０．３４ｎｓ）、（００１１０、０．３６ｎｓ）、（００１１１、０．３６ｎｓ）、（１０１１０、０．３８ｎｓ）、（１０１１１、０．３８ｎｓ）、（０１１１０、０．４０ｎｓ）、（０１１１１、０．４０ｎｓ）、（１１１１０、０．４２ｎｓ）、（１１１１１、０．４２ｎｓ）という対応となる。
なお、上記の対応は、図１１Ａ、Ｂに示したインバータ５２８、５２９について、回路シミュレーションを行うことにより求めることができる。
【０１１４】
図１４は、実施例６のＡＤＣ回路５００による、信号Ｖｉ＋と、信号Ｖｉ−からなる相補信号の電位差を、検出する時の動作波形を示す。
信号ＣＬＫは、一定周期で論理”Ｈ”及び”Ｌ”を繰り返すクロック信号である。制御信号ＣＮ５３２は逐次比較動作制御回路５３０から出力される制御信号である。サンプルホールド回路５４０の制御信号ＣＮ５３２の論理が”Ｈ”のときに、すなわち、時刻Ｔ１から時刻Ｔ３までの間、スイッチ５４１、５４３は入力端子と容量５４２、５４４とを接続し、信号Ｖｉ＋と信号Ｖｉ−の電位をサンプリングし、制御信号ＣＮ５３２の論理が”Ｌ”のときに、すなわち、時刻Ｔ３から時刻Ｔ８までの間及び時刻Ｔ１０から時刻Ｔ１２の間、信号Ｖｉ＋と信号Ｖｉ−の電位をホールドする。
信号Ａは、信号ＣＬＫを受けたインバータ５２４が出力する、信号ＣＬＫに同期した信号ＣＬＫの論理反転信号である。信号Ａｘｐは、信号ＣＬＫを受けたインバータ５２４からインバータ５２３、インバータ５２２、及び、インバータ５２１を経由して、比較制御回路４０のスイッチ４１ａに出力される。信号Ａｘｍは、信号ＣＬＫを受けたインバータ５２４からインバータ５２５、インバータ５２６、及び、インバータ５２７を経由して、比較制御回路４０のスイッチ４２ａに出力される。
【０１１５】
相補信号Ｖｏを構成する信号を、信号Ｖｏ＋、他方を信号Ｖｏ−とすると、それらの信号は信号Ａが立ち下がったときは、同一電圧を有する。一方、信号Ａが立ち上がったときは、ラッチ部２０は信号Ｖｍの論理と信号Ｖｐの論理をラッチし、信号Ｖｏ＋と信号Ｖｏ−として、逐次比較動作制御回路５３０に出力する。
信号ＣＮＴＬ５３１は、信号ＣＬＫに同期して（すなわち、入力信号Ｖｉがサンプル及びホールドされてから各時刻Ｔ３からＴ１２まで毎に）、逐次比較動作制御回路５３０からインバータ５２３又はインバータ５２５へ出力される。信号ＣＮＴＬ５３１はｔｄ＝｜Ａｘｐ−Ａｘｍ｜を決定する２進数を表す。従って、逐次比較動作制御回路５３０が制御するｔｄ＝｜Ａｘｐ−Ａｘｍ｜を用いて、ラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０は、信号Ｖｉ＋の電位と信号Ｖｉ−の電位の比較を行う。なお、逐次比較動作制御回路５３０の制御、及び、その制御によって、信号Ｖｉ＋の電位と信号Ｖｉ−の電位の差を検出し、デジタル化する方法は図１５のフローチャートを用いて説明する。
そして、一連のラッチ部２０、入力部３０、比較動作制御回路４０、及び、遅延回路５２０の動作の後、時刻Ｔ２及び時刻Ｔ９に、逐次比較動作制御回路５３０が検出した信号Ｖｉ＋の電位と信号Ｖｉ−の電位の差を表すデジタル信号Ｄｏｕｔが、逐次比較動作回路５３０により出力される。
【０１１６】
図１５は、逐次比較動作制御回路５３０が行うｔｄ＝｜Ａｘｐ−Ａｘｍ｜の制御と、その制御によって実行される信号Ｖｉ＋の電位と信号Ｖｉ−の電位の差の検出方法について説明するフローチャートである。
ｓ６００：逐次比較動作制御回路５３０は、サンプリングホールド回路５４０に制御信号５３２を出力し、入力信号Ｖｉをサンプルホールドする。次いで、ｓ６０５へ進む。
ｓ６０５：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０とする。すなわち、信号Ａｘｐ及び信号Ａｘｍの信号Ａからの遅延は０ｎｓである。次いで、ｓ６１０へ進む。
ｓ６１０：その後、遅延回路５２０は、信号ＣＬＫを受け、信号Ａ、信号Ａｘｐ、信号Ａｘｍを出力する信号出力動作をする。次いで、逐次比較動作制御回路５３０は、ラッチ部２０から出力される信号Ｖｏ＋、信号Ｖｏ−を受け取り、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位より高いと判断し、最上位ビットを”１”とし、ｓ６１５へ進む。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位より低いと判断し、最上位ビットを”０”とし、ｓ６８５へ進む。
【０１１７】
ｓ６１５：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．３ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．３ｎｓとする。次いで、ｓ６２０へ進む。
ｓ６２０：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．４Ｖより高いと判断し、第２ビットを”１”とし、ｓ６２５へ進む。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．４Ｖより低いと判断し、第２ビットを”０”とし、ｓ６３０へ進む。
ｓ６２５：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．３６ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．３６ｎｓとする。次いで、ｓ６３５へ進む。
【０１１８】
ｓ６３５：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．６Ｖより高いと判断し、第３ビットを”１”とし、ｓ６４５へ進む。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．６Ｖより低いと判断し、第３ビットを”０”とし、ｓ６５０へ進む。
ｓ６４５：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．３８ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．３８ｎｓとする。次いで、ｓ６６５へ進む。
ｓ６６５：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．７Ｖより高いと判断し、第４ビットを”１”とし、２進数（１１１１）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．７Ｖより低いと判断し、第４ビットを”０”とし、２進数（０１１１）を表すデジタル信号Ｄｏｕｔを出力する。
ｓ６５０：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．３４ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．３４ｎｓとする。次いで、ｓ６７０へ進む。
【０１１９】
ｓ６７０：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．５Ｖより高いと判断し、第４ビットを”１”とし、２進数（１０１１）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．５Ｖより低いと判断し、第４ビットを”０”とし、２進数（００１１）を表すデジタル信号Ｄｏｕｔを出力する。
ｓ６３０：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．２２ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．２２ｎｓとする。次いで、ｓ６４０へ進む。
ｓ６４０：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．２Ｖより高いと判断し、第３ビットを”１”とし、ｓ６６０へ進む。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．２Ｖより低いと判断し、第３ビットを”０”とし、ｓ６５５へ進む。
【０１２０】
ｓ６６０：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．２６ｎｓとし、Ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．２６ｎｓとする。次いで、ｓ６８０へ進む。
ｓ６８０：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．３Ｖより高いと判断し、第４ビットを”１”とし、２進数（１１０１）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．３Ｖより低いと判断し、第４ビットを”０”とし、２進数（０１０１）を表すデジタル信号Ｄｏｕｔを出力する。
【０１２１】
ｓ６５５：逐次比較動作制御回路５３０は、遅延回路５２０に信号ＣＮＴＬ５３１を出力し、信号Ａｘｐの信号Ａからの遅延を０ｎｓ、信号Ａｘｍの信号Ａからの遅延を０．１８ｎｓとし、ｔｄ＝｜Ａｘｐ−Ａｘｍ｜＝０．１８ｎｓとする。次いで、ｓ６７５へ進む。
ｓ６７５：その後、遅延回路５２０はｓ６１０と同様の信号出力動作をする。次いで、逐次比較動作制御回路５３０は、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．１Ｖより高いと判断し、第４ビットを”１”とし、２進数（１００１）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ＋の電位は信号Ｖｉ−の電位＋０．１Ｖより低いと判断し、第４ビットを”０”とし、２進数（０００１）を表すデジタル信号Ｄｏｕｔを出力する。
ｓ６８５：逐次比較動作制御回路５３０は、ｓ６１５におけると同様の動作を行い、信号Ａｘｐの信号Ａからの遅延を０．３ｎｓとする。次いで、ｓ６９０へ進む。
【０１２２】
ｓ６９０：逐次比較動作制御回路５３０及び遅延回路５２０は、ｓ６２０におけるのと同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．４Ｖより高いと判断し、第２ビットを”０”とし、ｓ６９５へ進む。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．４Ｖより低いと判断し、第２ビットを”１”とし、ｓ７００へ進む。
ｓ６９５：逐次比較動作制御回路５３０は、ｓ６２５におけるのと同様の動作を行い、信号Ａｘｐの信号Ａからの遅延を０．３６ｎｓとする。次いで、ｓ７０５へ進む。
ｓ７０５：逐次比較動作制御回路５３０及び遅延回路５２０は、ｓ６３５におけるのと同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．６Ｖより高いと判断し、第３ビットを”０”とし、ｓ７１５へ進む。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．６Ｖより低いと判断し、第３ビットを”１”とし、ｓ７２０へ進む。
【０１２３】
ｓ７１５：逐次比較動作制御回路５３０は、ｓ６４５におけるのと同様の動作を行い、信号Ａｘｍの信号Ａからの遅延を０．３８ｎｓとする。次いで、ｓ７３５へ進む。
ｓ７３５：逐次比較動作制御回路５３０及び遅延回路５２０は、ｓ６６５におけるのと同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．７Ｖより高いと判断し、第４ビットを”０”とし、２進数（００００）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．７Ｖより低いと判断し、第４ビットを”１”とし、２進数（１０００）を表すデジタル信号Ｄｏｕｔを出力する。
ｓ７２０：逐次比較動作制御回路５３０は、ｓ６５０におけるのと同様の動作を行い、信号Ａｘｐの信号Ａからの遅延を０．３４ｎｓとする。次いで、ｓ７４０へ進む。
ｓ７４０：逐次比較動作制御回路５３０及び遅延回路５２０は、ｓ６７０におけるのと同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．５Ｖより高いと判断し、第４ビットを”０”とし、２進数（０１００）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．５Ｖより低いと判断し、第４ビットを”１”とし、２進数（１１００）を表すデジタル信号Ｄｏｕｔを出力する。
【０１２４】
ｓ７００：逐次比較動作制御回路５３０は、ｓ６３０と同様の動作を行い、信号Ａｘｐの信号Ａからの遅延を０．２２ｎｓとする。次いで、ｓ７１０へ進む。
ｓ７１０：逐次比較動作制御回路５３０及び遅延回路５２０は、ｓ６６０におけるのと同様な動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．２Ｖより高いと判断し、第３ビットを”０”とし、ｓ７３０へ進む。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．２Ｖより低いと判断し、第３ビットを”１”とし、ｓ７２５へ進む。
ｓ７３０：逐次比較動作制御回路５３０は、ｓ６６０におけるのと同様な動作を行い、信号Ａｘｐの信号Ａからの遅延を０．２６ｎｓとする。次いで、ｓ７５０へ進む。
ｓ７５０：逐次比較動作回路５３０及び遅延回路５２０は、ｓ６８０と同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．３Ｖより高いと判断し、第４ビットを”０”とし、２進数（００１０）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．３Ｖより低いと判断し、第４ビットを”１”とし、２進数（１０１０）を表すデジタル信号Ｄｏｕｔを出力する。
【０１２５】
ｓ７２５：逐次比較動作制御回路５３０は、ｓ６７５におけるのと同様な動作を行い、信号Ａｘｐの信号Ａからの遅延を０．１８ｎｓとする。次いで、ｓ７４５へ進む。
ｓ７４５：逐次比較動作回路５３０及び遅延回路５２０は、ｓ６４５と同様の動作を行い、信号Ｖｏ＋の論理が”Ｌ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．１Ｖより高いと判断し、第４ビットを”０”とし、２進数（０１１０）を表すデジタル信号Ｄｏｕｔを出力する。一方、信号Ｖｏ＋の論理が”Ｈ”なら、信号Ｖｉ−の電位は信号Ｖｉ＋の電位＋０．１Ｖより低いと判断し、第４ビットを”１”とし、２進数（１１１０）を表すデジタル信号Ｄｏｕｔを出力する。
【０１２６】
図１６Ａ、図１６Ｂは、信号ＣＮＴＬ５３１が表す２進数と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位の差分との相関において、直線性がない場合に、ＡＤＣ５００によるアナログデジタル変換により出力されるデジタル信号Ｄｏｕｔが表す２進数との関係を導き出す方法を説明する表である。
【０１２７】
図１６Ａは、信号ＣＮＴＬ５３１と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分との相関、及び、信号ＣＮＴＬ５３１とデジタル信号Ｄｏｕｔが表す２進数との関係を示す表である。
【０１２８】
図１６Ａが示す表において、第１欄は信号ＣＮＴＬ５３１により表される２進数、第２欄は信号Ａｘｐの立ち下がりと信号Ａｘｍの立ち下がりの時間差ｔｄ、第３欄は信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分ΔＶｉ、第４欄は信号Ｄｏｕｔ信号が表すバイナリーコード（２進数）、すなわち、ＡＤＣ５００によって信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分ΔＶｉを示すアナログ値を、デジタル値に変換した結果を示す。
そこで、次のようにして、信号ＣＮＴＬ５３１が表す２進数と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位の差分との相関において、直線性がない場合に、アナログデジタル変換を行う。
【０１２９】
まず、図１１Ａ、図１１Ｂに示すインバータ回路について、回路シミュレーションにより、第１欄の信号ＣＮＴＬ５３１により表す２進数を（１１１１０）から（０００００）まで、さらに（００００１）から（１１１１１）まで変化させながら、第２欄のｔｄを求める。
【０１３０】
次いで、図１２Ａ、Ｂに示すような、回路シミュレーションを行い、第３欄のΔＶｉとなるように入力信号Ｖｉを入力したときに、信号Ｖｍ、信号Ｖｐの論理が逆転するｔＰＤを求め、図１３に示すような、Ｖｉ−の電位と信号Ｖｉ＋の電位との差分と信号ＣＮＴＬ５３１により表す２進数との相関データを取得する。
【０１３１】
次いで、図１６Ａの表のように、０．１、０．２…０．８のように、信号Ｖｉ−の電位と信号Ｖｉ＋の電位の差分値の等間隔点に対応する信号ＣＮＴＬ５３１を表より求める。
次いで、図１５のフローチャートに従って、等間隔点に対応する信号ＣＮＴＬ５３１を使用して、アナログデジタル変換をおこなって、第４欄に示す信号Ｄｏｕｔで表されるデジタル値、すなわち、２進数を求める。
【０１３２】
図１６Ｂは、信号ＣＮＴＬ５３１と、Ｖｉ−の電位と信号Ｖｉ＋の電位との差分との相関、及び、信号ＣＮＴＬ５３１とデジタル信号Ｄｏｕｔが表す２進数との関係を示す表である。
図１６Ｂが示す表において、第１欄は信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分ΔＶｉ、第２欄は信号Ａｘｐの立ち下がりと信号Ａｘｍの立ち下がりの時間差ｔｄ、第３欄は信号ＣＮＴＬ５３１により表される２進数、第４欄は信号Ｄｏｕｔ信号が表すバイナリーコード（２進数）、すなわち、ＡＤＣ５００によって信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分ΔＶｉを示すアナログ値を、デジタル値に変換した結果を示す。
そこで、次のようにして、信号ＣＮＴＬ５３１が表す２進数と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位の差分との相関において、直線性がない場合に、アナログデジタル変換を行う。
【０１３３】
まず、図１１Ａ、Ｂに示すインバータ回路について、図１６Ａにおける説明と同様の方法により、Ｖｉ−の電位と信号Ｖｉ＋の電位との差分と信号ＣＮＴＬ５３１により表す２進数との相関データを取得する。
次いで、図１５のフローチャートに従って、信号ＣＮＴＬ５３１を使用して、３回のｔｄの追加又は削減を変化させ、最終の信号ＣＮＴＬ５３１を記憶する。
次いで、図１６Ｂの表を用いて、最終の信号ＣＮＴＬ５３１に対応する信号Ｄｏｕｔの２進数を特定する。
以上より、図１３のように、信号ＣＮＴＬ５３１と、信号Ｖｉ−の電位と信号Ｖｉ＋の電位との差分との相関が比例関係になくても、図１５の逐次比較動作をおこなって、アナログデジタル変換を行うことができる。
【０１３４】
以上より、実施例６のＡＤＣ５００は、
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部（入力部３０）、及び、前記反転相補信号をラッチするラッチ部（ラッチ部２０）を有する比較器と、
第１信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ（スイッチ４１ａ）、及び、第２信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ（スイッチ４２ａ）を有する比較動作制御回路４０と、
前記第１信号（信号Ａｘｐ又は信号Ａｘｍ）と、前記第２信号（信号Ａｘｐ又は信号Ａｘｍ）を出力する遅延回路５２０と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチ（スイッチ４１ａ）の切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチ（スイッチ４２ａ）の切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備える逐次比較型アナログデジタル変換装置である。
【０１３５】
一般的な逐次比較型アナログデジタル変換装置において、相補入力信号Ｖｉを構成する信号Ｖｉ＋の電位と信号Ｖｉ−の電位との差電位をデジタル信号に変換するには、サンプリングした信号Ｖｉ＋の電位と、信号Ｖｉ−の電位の内の一方に対して、電位の増減の程度を変化させながら、両者の電位を比較する一連の動作により、信号Ｖｉ＋の電位と、信号Ｖｉ−の電位の差分を特定する必要がある。
【０１３６】
電位の増減を行うときには、信号のサンプリング時に確保した電荷は保存するような方法による必要がある。そのため、一般的な逐次比較型アナログデジタル変換装置においては、信号のサンプリング時に確保した電荷を閉じ込めたノードに容量の一方の電極を接続し、他方の電極に印加する電圧を変化させて、電位の増減の程度を変化させていた。
そうすると、一般的な逐次比較型アナログデジタル変換装置において、信号のサンプリング時に確保した電荷を閉じ込めたノードに接続する容量は、回路面積の増大を招いている。
しかし、実施例６のＡＤＣ５００においては、入力部３０の信号Ｖｉ＋をゲートにうけるＮＭＯＳトランジスタのドレインに接続する第１スイッチの切断時期と、入力部３０の信号Ｖｉ−をゲートにうけるＮＭＯＳトランジスタのドレインに接続する第２スイッチの切断時期とに、差をつけることにより、電位の比較動作において、信号Ｖｉ＋の電位と、信号Ｖｉ−の電位の内の一方に対して電位の増減を加えたのと同様な効果を生じる。
そうすると、実施例６のＡＤＣ５００に対しては、信号のサンプリング時に確保した電荷を閉じ込めたノードに接続する容量が不要である。従って、実施例６のＡＤＣ５００の回路面積を、一般的な逐次比較型アナログデジタル回路に比較し、小さくすることができる。
【０１３７】
実施例６のＡＤＣ５００はさらに、前記相補入力信号の一方の信号、及び、他方の信号をサンプリングし、ホールドする回路を備えることを特徴とするアナログデジタル変換装置である。
【０１３８】
実施例６のＡＤＣ５００の遅延回路５２０は、
前記第１信号を出力する第１回路と、
前記第２信号を出力する第２回路と、を備え、
前記第１回路及び第２回路は、インバータ回路を含み、
前記インバータ回路は
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路の出力信号線に前記制御信号が表す２進数に応じて負荷容量を付加する回路とを備えることを特徴とするアナログデジタル変換装置である。
【０１３９】
実施例６のＡＤＣ５００の遅延回路５２０は、
前記第１信号を出力する第１回路と、
前記第２信号を出力する第２回路と、を備え、
前記第１回路及び第２回路は、インバータ回路を含み、
前記インバータ回路は
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路とグランド電源線間の抵抗を前記制御信号が表す２進数に応じて可変とする回路とを備えることを特徴とするアナログデジタル変換装置である。
【実施例７】
【０１４０】
実施例６では、比較動作制御回路４０における、スイッチ４１ａ及びスイッチ４２ａは単一のスイッチであった。しかし、実施例７のＡＤＣ６００はスイッチ４１ａ及びスイッチ４２ａは複数のスイッチを含むものである。
【０１４１】
図１７は、実施例７のＡＤＣ６００を示す。実施例７のＡＤＣ６００は、ラッチ部２０、入力部３０、比較動作制御回路６４０、遅延回路６２０、逐次比較動作制御回路６３０、及び、サンプリングホールド回路５４０を備える。
ラッチ部２０、入力部３０、及び、サンプリングホールド回路５４０は、実施例６において、説明したものと同様な回路であり、その構成及び動作の説明は省略する。
逐次比較動作制御回路６３０は、信号ＣＬＫに同期して、ラッチ部２０、入力部３０、比較動作制御回路６４０、遅延回路６２０に、相補入力信号Ｖｉを構成する信号Ｖｉ＋の電位と信号Ｖｉ−の電位を比較する動作を、図１５のフローチャートに示す比較動作を行わせる。後に記載するように、遅延回路６２０から出力する信号Ａｘｐ１、２の内の一つの選択、及び、信号Ａｘｍ１、２の内の一つの選択を行うため、逐次比較動作制御回路６３０が出力する信号ＣＮＴＬ６３１が表す２進数のビット数は、実施例６の信号ＣＮＴＬ５３１のビット数より１ビット多い。
【０１４２】
遅延回路６２０は、信号Ａｘｐ１を出力するインバータ６２１ａ、６２２ａ、６２３ａ、信号Ａｘｐ２を出力するインバータ６２１ｂ、６２２ｂ、６２３ｂ、信号Ａｘｍ１を出力するインバータ６２４ａ、６２５ａ、６２６ａ、及び、信号Ａｘｍ２を出力するインバータ６２４ｂ、６２５ｂ、６２６ｂを有する。ここで、信号Ａの論理の立ち下がりと信号Ａｘｐ１の立ち下がりの時間差及び信号Ａの論理の立ち下がりと信号Ａｘｐ２の論理の立ち下がりの時間差は信号ＣＮＴＬ６３１が表す２進数に応じて変更される。
また、信号Ａの論理の立ち下がりと信号Ａｘｍ１の立ち下がりの時間差及び信号Ａの論理の立ち下がりと信号Ａｘｍ２の立ち下がりの時間差は信号ＣＮＴＬ６３１が表す２進数に応じて変更される。
【０１４３】
比較動作制御回路６４０は、信号Ａｘｐ１、信号Ａｘｐ２の論理に応じて、ラッチ部２０及び入力部３０を、高電位電源Ｖｃｃに接続又は切断するスイッチ４１ｂ、４１ｃと、信号Ａｘｍ１、信号Ａｘｍ２の論理に応じて、ラッチ部２０及び入力部３０を、高電位電源Ｖｃｃに接続又は切断するスイッチ４２ｂ、４２ｃと、信号Ａの論理に応じて、入力部３０をグランド電源Ｖｓｓに接続又は切断するスイッチ４３ａとを含む。
なお、上記では、信号Ｖｉ−がゲートの接続するＮ型トランジスタのソースに高電位電源Ｖｃｃを接続又は切断するスイッチは２個、信号Ｖｉ＋がゲートの接続するＮ型トランジスタのソースに高電位電源Ｖｃｃを接続又は切断するスイッチは２個、であったが、それぞれ、２個とは限らず、２以上の複数であってもよい。その場合、それぞれのスイッチに接続する信号Ａｘｐｎ（ｎは２以上の正の整数）、信号Ａｘｍｎ（ｎは２以上の正の整数）それぞれは独立しており、それぞれの信号の論理の立ち下がり時期も独立して設定される。
【０１４４】
以上より、比較動作制御回路６４０により、スイッチ４１ｂ、４１ｃ、４２ｂ、４２ｃの切断時期を調整することにより、信号Ｖｉ＋及び信号Ｖｉ−の電位を比較する際に、ラッチ部２０と入力部３０間の信号Ｖｍ及び信号Ｖｐの電位の下降速度を調整することができる。そうすると、図１３に示した、信号Ｖｉ＋の電位と信号Ｖｉ−の電位との差と、信号Ａの立ち下がり時期と信号Ａｘｍ１、２、信号Ａｘｐ１、２の立ち下がり時期との相関を調整することができる。なお、スイッチ、信号Ａｘｍ、信号Ａｘｍがそれぞれ複数個あるときにも、それぞれのスイッチの切断時期を調整することができるのは言うまでもない。
【０１４５】
以上より、実施例７のＡＤＣ６００は、
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部（入力部３０）、及び、前記反転相補信号をラッチするラッチ部（ラッチ部２０）を有する比較器と、
複数の第１信号（信号Ａｘｐ又は信号Ａｘｍ）それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第１スイッチ（スイッチ４１ｂ、スイッチ４１ｃ）、及び、複数の第２信号（信号Ａｘｐ又は信号Ａｘｍ）それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第２スイッチ（スイッチ４２ｂ、スイッチ４２ｃ）を有する比較動作制御回路６４０と、
前記第１信号（信号Ａｘｐ又は信号Ａｘｍ）それぞれと、前記第２信号（信号Ａｘｐ又は信号Ａｘｍ）それぞれを出力する遅延回路５２０と、
前記ラッチ部がラッチした信号の論理に基づいて、前記複数の第１スイッチ（スイッチ４１ａ）それぞれの切断を制御する前記第１信号それぞれの論理変化の時期と、前記複数の第２スイッチ（スイッチ４２ａ）それぞれの切断を制御する前記第２信号それぞれの論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備える逐次比較型アナログデジタル変換装置である。
【実施例８】
【０１４６】
実施例６では、遅延回路５２０において、信号Ａｘｐ、信号Ａｘｍは、信号遅延を発生するインバータの後段に配置された波形成形用のインバータから出力されている。一方、実施例８では、遅延回路７２０において、信号Ａｘｐ、信号Ａｘｍは、信号遅延を発生するインバータから出力されている。
図１８は、実施例８のＡＤＣ回路７００を示す。実施例７のＡＤＣ６００は、ラッチ部２０、入力部３０、比較動作制御回路４０、遅延回路７２０、逐次比較動作制御回路５３０、及び、サンプリングホールド回路５４０を備える。
ラッチ部２０、入力部３０、比較動作制御回路４０、逐次比較動作制御回路５３０、及び、サンプリングホールド回路５４０は、実施例６において、説明したものと同様な回路であり、その構成及び動作の説明は省略する。
【０１４７】
遅延回路７２０は、インバータ７２１、インバータ７２２、インバータ７２３、インバータ７２４、インバータ７２５、インバータ７２６、インバータ７２７を含む。
インバータ７２７は信号ＣＬＫを受けその反転信号を出力する。インバータ７２３、インバータ７２６はインバータ７２７から出力される信号を受け、その反転信号を出力する。インバータ７２２、７２５はインバータ７２３、インバータ７２６から出力信号をそれぞれ受け、その反転信号を出力する。インバータ７２１、インバータ７２４は、インバータ７２２、インバータ７２５から出力される信号を受け、その反転信号を信号Ａｘｐ、信号Ａｘｍとして出力する。
【０１４８】
インバータ７２１及び７２４において、信号ＣＮＴＬ５３１により、入力信号の入力から出力信号の出力までの遅延時間が可変である。
以上より、遅延回路７２０において、信号Ａの立ち下がりから信号Ａｘｐの立ち下がりまでの時間差、及び、信号Ａからの立ち下がりから信号Ａｘｍの立ち下がりまでの時間差は、遅延回路５２０と同様である。しかし、遅延回路７２０において、信号Ａｘｐ、及び信号Ａｘｍの論理の立ち下がりの際の電位変化の期間が長くなる。インバータ７２１及びインバータ７２５から出力される信号が、波形成形用のインバータを介さずに、そのまま信号Ａｘｐ及び信号Ａｘｍになっているため、信号Ａｘｐと信号Ａｘｍの信号の電位変化が緩やかなものとなるからである。
【０１４９】
そうすると、比較動作制御回路４０のスイッチ４１ａによる、高電位電源Ｖｃｃと、ラッチ部２０、及び、入力部３０との切断動作の開始から終了までの時間が、ＡＤＣ５００における、スイッチ４１ａによる切断動作にかかる時間より長くなる。
その結果、実施例１のＡＤＣ５００における場合と比較し、信号Ｖｉ＋及び信号Ｖｉ−の電位を比較する際に、ラッチ部２０と入力部３０間の信号Ｖｍ及び信号Ｖｐの電位の下降速度が変化することになる。
そうすると、図１３に示した、信号Ｖｉ＋の電位と信号Ｖｉ−の電位との差と、信号Ａの立ち下がり時期と信号Ａｘｍ１、２、信号Ａｘｐ１、２の立ち下がり時期との相関を調整することができる。
【０１５０】
以上より、実施例８のＡＤＣ７００は、
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部（入力部３０）、及び、前記反転相補信号をラッチするラッチ部（ラッチ部２０）を有する比較器と、
第１信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ（スイッチ４１ａ）、及び、第２信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ（スイッチ４２ａ）を有する比較動作制御回路４０と、
前記第１信号（信号Ａｘｐ又は信号Ａｘｍ）を出力する第１インバータ（インバータ７２１）と、前記第２信号（信号Ａｘｐ又は信号Ａｘｍ）を出力する第２インバータ（インバータ７２４）とを備える遅延回路５２０と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチ（スイッチ４１ａ）の切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチ（スイッチ４２ａ）の切断を制御する前記第２信号の論理変化の時期を制御する制御信号を、前記第１インバータ及び前記第２インバータに出力する逐次動作制御回路と、
を備える逐次比較型アナログデジタル変換装置である。
【０１５１】
実施例８の第１インバータ及び第２インバータは、
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路の出力信号線に前記制御信号が表す２進数に応じて負荷容量を付加する回路とを備えることを特徴とするアナログデジタル変換装置である。
【０１５２】
実施例８の第１インバータ及び第２インバータは、
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路とグランド電源線間の抵抗を前記制御信号が表す２進数に応じて可変とする回路とを備えることを特徴とするアナログデジタル変換装置である。
【実施例９】
【０１５３】
実施例６では、遅延回路５２０において、信号Ａｘｐ、信号Ａｘｍは、信号遅延を発生するインバータの後段に配置された波形成形用のインバータから出力されている。一方、実施例９では、遅延回路８２０において、信号Ａｘｐ、信号Ａｘｍは、信号遅延を発生するインバータから出力されている。
図１９は、実施例９のＡＤＣ回路８００を示す。実施例９のＡＤＣ８００は、ラッチ部２０、入力部３０、比較動作制御回路８４０、遅延回路８２０、逐次比較動作制御回路５３０、及び、サンプリングホールド回路５４０を備える。
ラッチ部２０、入力部３０、逐次比較動作制御回路５３０、及び、サンプリングホールド回路５４０は、実施例６において、説明したものと同様な回路であり、その構成及び動作の説明は省略する。
【０１５４】
遅延回路８２０は、インバータ８２１、インバータ８２２、インバータ８２３、インバータ８２４、インバータ８２５、インバータ８２６、及び、インバータ８２７を備える。インバータ８２７は信号ＣＬＫを受け、その反転信号をインバータ８２６、８２３へ出力する。インバータ８２７は信号Ａ、信号Ａｘｐ１、信号Ａｘｍ１を出力する。インバータ８２３、８２６は、インバータ８２７からの出力信号を受け、その反転信号をそれぞれ、インバータ８２２、８２５へ出力する。インバータ８２２、８２５は、インバータ８２２、８２５からの出力信号を受け、その反転信号をインバータ８２１、８２４へ出力する。インバータ８２１は信号Ａｘｐ１を、インバータ８２４は信号Ａｘｍ１を比較動作制御回路８４０へ出力する。
【０１５５】
比較動作制御回路８４０は、信号Ａｘｐ１、信号Ａｘｐ２の論理に応じて、ラッチ部２０及び入力部３０を、高電位電源Ｖｃｃに接続又は切断するスイッチ４１ｂ、４１ｃと、信号Ａｘｍ１、信号Ａｘｍ２の論理に応じて、ラッチ部２０及び入力部３０を、高電位電源Ｖｃｃに接続又は切断するスイッチ４２ｂ、４２ｃと、信号Ａの論理に応じて、入力部３０をグランド電源Ｖｓｓに接続又は切断するスイッチ４３ａとを含む。
以上より、遅延回路８２０により、ラッチ部２０及び入力部３０と高電位電源Ｖｃｃとの、スイッチ４１ｂ、４２ｂによる切断と、スイッチ４３ａによる入力部３０とグランドＶｓｓとの接続は同時に行われる。また、遅延回路８２０により、逐次比較動作回路５３０の信号ＣＮＴＬ５３１が表す２進数に応じた、遅延時間の後、スイッチ４１ｃ、４２ｃによるラッチ部２０及び入力部３０と高電位電源Ｖｃｃとの切断が行われる。
以上より、遅延回路８２０により、４１ｃ、４２ｃの切断時期を調整することにより、信号Ｖｉ＋及び信号Ｖｉ−の電位を比較する際に、ラッチ部２０と入力部３０間の信号Ｖｍ及び信号Ｖｐの電位の下降速度を調整することができる。そうすると、図１３に示した、信号Ｖｉ＋の電位と信号Ｖｉ−の電位との差と、信号Ａの立ち下がり時期と信号Ａｘｍ１、２、信号Ａｘｐ１、２の立ち下がり時期との相関を調整することができる。
【０１５６】
以上より、実施例９のＡＤＣ８００は、
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部（入力部３０）、及び、前記反転相補信号をラッチするラッチ部（ラッチ部２０）を有する比較器と、
第１信号（信号Ａｘｐ２又は信号Ａｘｍ２）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ（スイッチ４１ｃ）、第２信号（信号Ａｘｐ２又は信号Ａｘｍ２）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ（スイッチ４２ｃ）、及び、第３信号（信号Ａｘｐ１及び信号Ａｘｍ１）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第３スイッチ（スイッチ４１ｂ）と第４スイッチ（スイッチ４２ｂ）とを有する比較動作制御回路８４０と、
前記第１信号（信号Ａｘｐ又は信号Ａｘｍ）と、前記第２信号（信号Ａｘｐ又は信号Ａｘｍ）と、第３信号（信号Ａｘｐ１及び信号Ａｘｍ１）とを出力する遅延回路８２０と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチ（スイッチ４１ａ）の切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチ（スイッチ４２ａ）の切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次比較動作制御回路５３０と、
を備える逐次比較型アナログデジタル変換装置である。
【実施例１０】
【０１５７】
実施例６では、サンプリングホールド回路５４０において、入力信号Ｖｉｎを構成する信号Ｖｉ＋の電位と信号Ｖｉ−の電位をサンプリングし、ホールドしている。一方、実施例１０のＡＤＣ９００は、サンプリングホールド回路５４０を含まない。その理由は、実施例１０では、入力信号Ｖｉの電位のサンプルホールドは、実施例１０に示すＡＤＣ９００に入力信号Ｖｉを入力する回路において行われているからである。
図２０は、実施例１０のＡＤＣ９００を示す図である。ＡＤＣ９００は、ラッチ部２０、入力部３０、比較動作制御回路４０、遅延回路５２０、及び、逐次比較動作制御回路５３０を備える。従って、ＡＤＣ９００は、サンプリングホールド回路５４０を含まない点において、ＡＤＣ５００と異なる。
以上より、サンプリングホールド回路５４０を含まないため、ＡＤＣ９００は、実施例６のＡＤＣ５００に比較し、回路が占める面積を縮小することができる。
【０１５８】
以上より、実施例１０のＡＤＣ９００は、
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部（入力部３０）、及び、前記反転相補信号をラッチするラッチ部（ラッチ部２０）を有する比較器と、
第１信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ（スイッチ４１ａ）、及び、第２信号（信号Ａｘｐ又は信号Ａｘｍ）の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ（スイッチ４２ａ）を有する比較動作制御回路４０と、
前記第１信号（信号Ａｘｐ又は信号Ａｘｍ）と、前記第２信号（信号Ａｘｐ又は信号Ａｘｍ）を出力する遅延回路５２０と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチ（スイッチ４１ａ）の切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチ（スイッチ４２ａ）の切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備える逐次比較型アナログデジタル変換装置である。
【実施例１１】
【０１５９】
図２１は、実施例６から実施例１０までに示したＡＤＣを使用した信号処理装置１について示す図である。信号処理装置１はアンテナ２、フィルタ回路及び増幅器３、ＡＤＣ４、ＤＳＰ復調器５を含み、表示装置６、音声発生装置７などで利用可能な、変調前の音声データ又は画像データ伝搬する信号を出力する装置である。
信号処理装置１は、アンテナ２により受信した変調信号を、もとの信号を復元する装置である。フィルタ回路及び増幅器３は、変調信号のノイズを減衰させて増幅する回路である。ＡＤＣ回路４は入力された変調信号をデジタル信号に変換する回路である。なお、ＡＤＣ回路４は、実施例６から実施例１０までのＡＤＣ回路である。ＤＳＰ復調器５は、ＡＤＣ回路４によりデジタル化された信号を受け、変調前の信号を復元して、表示装置６又は音声発生装置７に出力する回路である。ここで、変調前の信号とは、表示装置６用の画像データに関する信号、音声発生装置７用の音声に関する信号等をいう。
以上より、ＡＤＣ４においては、入力信号Ｖｉを構成する信号Ｖｉ＋の電位及び信号Ｖｉ−の電位の差を逐次比較動作を行って検出するときに、比較動作制御回路を用いて行うため、回路を構成する素子数を減少させることができる。従って、受信機１全体における、ＡＤＣ４の回路面積を減少させることができるため、受信機１全体の回路面積を減少させることができる。
【０１６０】
以上より実施例１１の信号処理装置は、
アナログ受信信号からノイズを減衰するフィルタ回路（フィルタ回路及び増幅器３）と、
ノイズが減衰した前記アナログ受信信号を増幅する増幅器（フィルタ回路及び増幅器３）と、
前記ノイズが減衰したアナログ受信信号をデジタル信号に変換する、実施例６乃至実施例１０の内の一つに記載されたアナログデジタル回路と、
前記ノイズが減衰した受信信号から変調前の信号を復元するＤＳＰ復調器（ＤＳＰ復調器５）と、
を備えることを特徴とする受信機（受信装置１）である。
【０１６１】
以下に本発明の特徴を付記する。
（付記１）
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の第１ノード及び前記第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第２スイッチと、前記第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
【０１６２】
（付記２）
比較動作設定部は、
前記第１スイッチによる高電位の供給の遮断時期と、前記第２スイッチによる高電位の供給の遮断時期との間の期間を決定する遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記１記載の比較回路。
（付記３）
前記ラッチ回路は、
前記第１電流経路を構成する第３Ｎ型ＭＯＳトランジスタと、前記第２電流経路を構成する第４Ｎ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＮ型トランジスタラッチ部と、
前記第１電流経路を構成する第５Ｐ型ＭＯＳトランジスタと、第２電流経路を構成する第６Ｐ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＰ型トランジスタラッチ部と、を備えことを特徴とする付記１記載の比較回路。
【０１６３】
（付記４）
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲートで受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の第１ノード及び前記第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第１スイッチと、第２トランジスタのドレインへの高電位ＶＤＤの供給又は供給の遮断を行う第２スイッチと、第１電流経路にグランドＶＳＳを供給又は供給の遮断を行う第３スイッチと、第２電流経路にグランドＶＳＳを供給又は供給の遮断を行う第４スイッチとを有する比較動作制御部と、
第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチの供給又は供給の遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
（付記５）
比較動作設定部は、
前記第１スイッチによる高電位の供給の遮断時期と、前記第２スイッチによる高電位の供給の遮断時期との間の期間を決定する第１遅延回路と、
前記第３スイッチによる高電位の供給の遮断時期と、前記第４スイッチによる高電位の供給の遮断時期との間の期間を決定する第２遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記４記載の比較回路。
【０１６４】
（付記６）
前記ラッチ回路は、
前記第１電流経路を構成する第３Ｐ型ＭＯＳトランジスタと、前記第２電流経路を構成する第４Ｐ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＰ型トランジスタラッチ部と、を備えることを特徴とする付記４記載の比較回路。
（付記７）
前記ラッチ回路は、
前記第１電流経路を構成する第３Ｎ型ＭＯＳトランジスタと、前記第２電流経路を構成する第４Ｎ型ＭＯＳトランジスタとが前記第１ノードと前記第２ノード間に交差接続されていることにより構成されるＮ型トランジスタラッチ部と、
前記第１電流経路を構成する第５Ｐ型ＭＯＳトランジスタと、前記第２電流経路を構成する第６Ｐ型トランジスタとが前記第１ノードと前記第２ノード間に交差接続されていることにより構成されるＰ型トランジスタラッチ部と、
前記第１ノードへの高電位の供給又は遮断を行う第６トランジスタと、
前記第２ノードへの高電位の供給又は遮断を行う第７トランジスタと、を備え、
前記比較動作設定部がさらに、前記第６トランジスタ及び前記第７トランジスタによる高電位の供給又は遮断の制御を行うことを特徴とする付記４記載の比較回路。
【０１６５】
（付記８）
比較動作設定部は、
前記第６トランジスタによる高電位の供給の遮断時期と、前記第第７トランジスタによる高電位の供給の遮断時期との間の期間を決定する第３遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記７記載の比較回路。
（付記９）
前記ラッチ回路は、さらに、
前記第３Ｎ型ＭＯＳトランジスタと前記第１ノードとの間に直列接続され、前記第３Ｎ型ＭＯＳトランジスタと前記第１ノードの接続又は遮断を行う第８トランジスタと、
前記第４Ｎ型ＭＯＳトランジスタと前記第２ノードとの間に直列接続され、前記第４Ｎ型ＭＯＳトランジスタと前記第２ノードの接続又は遮断を行う第９トランジスタと、を備え、
前記比較動作設定部がさらに、前記第８トランジスタ及び前記第９トランジスタによる接続又は遮断の制御を行うことを特徴とする付記７記載の比較回路。
（付記１０）
比較動作設定部は、
前記第８トランジスタによる遮断時期と、前記第第９トランジスタによる遮断時期との間の期間を決定する第４遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記９記載の比較回路。
【０１６６】
（付記１１）
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の前記第１ノード及び前記第２電流経路中の前記第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへのグランド電位の供給又は供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへのグランド電位の供給又は供給の遮断を行う第２スイッチと、前記第１電流経路に高電位を供給又は供給の遮断を行う第３スイッチと、前記第２電流経路に高電位を供給又は供給の遮断を行う第４スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチの供給又は遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
【０１６７】
（付記１２）
前記比較動作設定部は、
前記第１スイッチによるグランド電位の供給の遮断時期と、前記第２スイッチによるグランド電位の供給の遮断時期との間の期間を決定する第１遅延回路と、
前記第３スイッチによるグランド電位の供給の遮断時期と、前記第４スイッチによるグランド電位の供給の遮断時期との間の期間を決定する第２遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記１１記載の比較回路。
（付記１３）
前記ラッチ回路は、
前記第１電流経路を構成する第３Ｎ型ＭＯＳトランジスタと、第２電流経路を構成する第４Ｎ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＮ型トランジスタラッチ部と、を備えることを特徴とする付記１１記載の比較回路。
【０１６８】
（付記１４）
前記ラッチ回路は、
前記第１電流経路を構成する第３Ｎ型ＭＯＳトランジスタと、第２電流経路を構成する第４Ｎ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＮ型トランジスタラッチ部と、
第１電流経路を構成する第５Ｐ型ＭＯＳトランジスタと、第２電流経路を構成する第６Ｐ型ＭＯＳトランジスタとが第１ノードと第２ノード間に交差接続されていることにより構成されるＰ型トランジスタラッチ部と、を備え、
前記第１ノードへのグランド電位の供給又は遮断を行う第６トランジスタと、
前記第２ノードへのグランド電位の供給又は遮断を行う第７トランジスタと、を備え、
前記比較動作設定部は、さらに、前記第６トランジスタ及び前記第７トランジスタによるグランド電位の供給又は遮断を制御することを特徴とする付記１１記載の比較回路。
（付記１５）
比較動作設定部は、
前記第６トランジスタによる高電位の供給の遮断時期と、前記第第７トランジスタによる高電位の供給の遮断時期との間の期間を決定する第３遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記１４記載の比較回路。
【０１６９】
（付記１６）
前記ラッチ回路は、さらに、
前記第３Ｎ型ＭＯＳトランジスタと前記第１ノードとの間に直列接続され、前記第３Ｎ型ＭＯＳトランジスタと前記第１ノードの接続又は遮断を行う第８トランジスタと、
前記第４Ｎ型ＭＯＳトランジスタと前記第２ノードとの間に直列接続され、前記第４Ｎ型ＭＯＳトランジスタと前記第２ノードの接続又は遮断を行う第９トランジスタと、を備え、
前記比較動作設定部がさらに、前記第８トランジスタ及び前記第９トランジスタによる接続又は遮断の制御を行うことを特徴とする付記１４記載の比較回路。
（付記１７）
比較動作設定部は、
前記第８トランジスタによる遮断時期と、前記第第９トランジスタによる遮断時期との間の期間を決定する第４遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする付記１６記載の比較回路。
【０１７０】
（付記１８）
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、及び、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチを有する比較動作制御回路と、
前記第１信号と、前記第２信号を出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
（付記１９）
前記相補入力信号の一方の信号、及び、他方の信号をサンプリングし、ホールドする回路を備えることを特徴とする付記１８記載のアナログデジタル変換装置。
【０１７１】
（付記２０）
前記遅延回路は、
前記第１信号を出力する第１回路と、
前記第２信号を出力する第２回路と、を備え、
前記第１回路及び第２回路は、インバータ回路を含み、
前記インバータ回路は
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路の出力信号線に前記制御信号が表す２進数に応じて負荷容量を付加する回路とを備えることを特徴とする付記１８記載のアナログデジタル変換装置。
（付記２１）
前記遅延回路は、
前記第１信号を出力する第１回路と、
前記第２信号を出力する第２回路と、を備え、
前記第１回路及び第２回路は、インバータ回路を含み、
前記インバータ回路は
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路とグランド電源線間の抵抗を前記制御信号が表す２進数に応じて可変とする回路とを備えることを特徴とする付記１８記載のアナログデジタル変換装置。
【０１７２】
（付記２２）
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
複数の第１信号それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第１スイッチ、及び、複数の第２信号それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第２スイッチを有する比較動作制御回路と、
前記第１信号それぞれと、前記第２信号それぞれを出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記複数の第１スイッチそれぞれの切断を制御する前記第１信号それぞれの論理変化の時期と、前記複数の第２スイッチそれぞれの切断を制御する前記第２信号それぞれの論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
（付記２３）
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、及び、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチを有する比較動作制御回路と、
前記第１信号を出力する第１インバータと、前記第２信号を出力する第２インバータとを備える遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を、前記第１インバータ及び前記第２インバータに出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
【０１７３】
（付記２４）
第１インバータ及び第２インバータは、
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路の出力信号線に前記制御信号が表す２進数に応じて負荷容量を付加する回路とを備えることを特徴とする付記２３記載のアナログデジタル変換装置。
（付記２５）
第１インバータ及び第２インバータは、
入力された信号の論理を反転する論理反転回路と、
前記論理反転回路とグランド電源線間の抵抗を前記制御信号が表す２進数に応じて可変とする回路とを備えることを特徴とする付記２３記載のアナログデジタル変換装置。
【０１７４】
（付記２６）
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ、及び、第３信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第３スイッチと第４スイッチとを有する比較動作制御回路と、
前記第１信号と、前記第２信号と、第３信号とを出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
（付記２７）
アナログ受信信号からノイズを減衰するフィルタ回路と、
ノイズが減衰した前記アナログ受信信号を増幅する増幅器と、
前記ノイズが減衰したアナログ受信信号をデジタル信号に変換する、付記１８乃至付記２６の内の一つに記載されたアナログデジタル回路と、
前記ノイズが減衰した受信信号から変調前の信号を復元するＤＳＰ復調器と、
を備えることを特徴とする信号処理装置。
【産業上の利用可能性】
【０１７５】
本発明によれば、差動入力信号を受ける比較器の第１トランジスタのオン抵抗と、第２トランジスタのオン抵抗のゲート電圧に関する特性が異なるものであることに伴う、比較誤差を制御することが可能な比較器を提供することができる。
【符号の説明】
【０１７６】
１ 信号処理装置
２ アンテナ
３ フィルタ回路及び増幅器
４ ＡＤＣ
５ ＤＳＰ復調器
６ 表示装置
７ 音声発生装置
１０、１００、２００、３００、４００ 比較回路
２０ ラッチ部
３０、１３０、２３０、３３０、４３０ 入力部
４０、１４０、２４０、３４０、４４０ 比較動作制御回路
５０、１５０、２５０、３５０、４５０ 比較設定回路
５１、５２、５３ 遅延回路
５６ ロジック回路
６０ 高電位ＶＤＤ電源
７０ グランドＶＳＳ
ｏｐ１、ｏｐ２、ｏｐ３、ｏｐ４、ｏｐ５、ｏｐ６、ｏｐ７、ｏｐ８、ｏｐ９、ｏｐ１０、ｏｐ１１、ｏｐ１２ オペレーション
１２０、２２０、３２０、４２０ Ｐ型トランジスタラッチ部
１２５、２２５、３２５、４２５ Ｎ型トランジスタラッチ部
Ｖｃｃ 高電位
Ｖｓｓ グランド
ＣＬＫ、Ａ、Ａｘｐ、Ａｘｍ、Ａｘｐ１、Ａｘｍ１、Ａｘｐ２、Ａｘｍ２、Ｄｏｕｔ、Ｖｐ、Ｖｍ、Ｖｉ＋、Ｖｉ−、Ｖｏ＋、Ｖｏ− 信号
５００、６００、７００、８００、９００ ＡＤＣ
５２０、６２０、７２０、８２０ 遅延回路
５３０、６３０ 逐次比較動作制御回路
５３１、５３２ ＣＮＴＬ信号
５４０ サンプリングホールド回路
６３１ ＣＮＴＬ信号
６４０、８４０ 比較動作制御回路

【特許請求の範囲】
【請求項１】
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の第１ノード及び前記第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへの高電位の供給又はグランド電位の供給、または、前記ドレインへの高電位の供給又はグランド電位の供給の遮断を行う第２スイッチと、前記第１電流経路及び前記第２電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチの供給又は供給の遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
【請求項２】
比較動作設定部は、
前記第１スイッチによる高電位の供給の遮断時期と、前記第２スイッチによる高電位の供給の遮断時期との間の期間を決定する遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする請求項１記載の比較回路。
【請求項３】
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の第１ノード及び前記第２電流経路中の第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへの高電位の供給又は供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへの高電位の供給又は供給の遮断を行う第２スイッチと、前記第１電流経路にグランド電位を供給又は供給の遮断を行う第３スイッチと、前記第２電流経路にグランド電位を供給又は供給の遮断を行う第４スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチの供給又は供給の遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
【請求項４】
比較動作設定部は、
前記第１スイッチによる高電位の供給の遮断時期と、前記第２スイッチによる高電位の供給の遮断時期との間の期間を決定する第１遅延回路と、
前記第３スイッチによる高電位の供給の遮断時期と、前記第４スイッチによる高電位の供給の遮断時期との間の期間を決定する第２遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする請求項３記載の比較回路。
【請求項５】
第１信号をゲート電極で受ける第１トランジスタと、第２信号をゲート電極で受ける第２トランジスタとからなる入力部と、
前記第１信号の電圧に応じて前記第１トランジスタによって電流が制御される第１電流経路と、
前記第２信号の電圧に応じて前記第２トランジスタによって電流が制御される第２電流経路と、
前記第１電流経路中の前記第１ノード及び前記第２電流経路中の前記第２ノード間の電位差を増幅するラッチ回路と、
前記第１トランジスタのドレインへのグランド電位の供給又は供給の遮断を行う第１スイッチと、前記第２トランジスタのドレインへのグランド電位の供給又は供給の遮断を行う第２スイッチと、前記第１電流経路に高電位を供給又は供給の遮断を行う第３スイッチと、前記第２電流経路に高電位を供給又は供給の遮断を行う第４スイッチとを有する比較動作制御部と、
前記第１スイッチ、前記第２スイッチ、前記第３スイッチ、前記第４スイッチの供給又は遮断を独立して制御する比較動作設定部と、を備えることを特徴とする比較回路。
【請求項６】
前記比較動作設定部は、
前記第１スイッチによるグランド電位の供給の遮断時期と、前記第２スイッチによるグランド電位の供給の遮断時期との間の期間を決定する第１遅延回路と、
前記第３スイッチによるグランド電位の供給の遮断時期と、前記第４スイッチによるグランド電位の供給の遮断時期との間の期間を決定する第２遅延回路と、
前記期間の設定を行う設定回路と、を備えることを特徴とする請求項５記載の比較回路。
【請求項７】
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、及び、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチを有する比較動作制御回路と、
前記第１信号と、前記第２信号を出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
【請求項８】
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
複数の第１信号それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第１スイッチ、及び、複数の第２信号それぞれの論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する複数の第２スイッチを有する比較動作制御回路と、
前記第１信号それぞれと、前記第２信号それぞれを出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記複数の第１スイッチそれぞれの切断を制御す記第１信号それぞれの論理変化の時期と、前記複数の第２スイッチる前それぞれの切断を制御する前記第２信号それぞれの論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
【請求項９】
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、及び、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチを有する比較動作制御回路と、
前記第１信号を出力する第１インバータと、前記第２信号を出力する第２インバータとを備える遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を、前記第１インバータ及び前記第２インバータに出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。
【請求項１０】
相補入力信号を受け、前記相補入力信号の反転論理を有する反転相補信号を発生する入力部、及び、前記反転相補信号をラッチするラッチ部を有する比較器と、
第１信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第１スイッチ、第２信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第２スイッチ、及び、第３信号の論理に応じて、前記ラッチ部及び入力部を高電位電源と接続又は切断する第３スイッチと第４スイッチとを有する比較動作制御回路と、
前記第１信号と、前記第２信号と、第３信号とを出力する遅延回路と、
前記ラッチ部がラッチした信号の論理に基づいて、前記第１スイッチの切断を制御する前記第１信号の論理変化の時期と、前記第２スイッチの切断を制御する前記第２信号の論理変化の時期を制御する制御信号を前記遅延回路に出力する逐次動作制御回路と、
を備えるアナログデジタル変換装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【公開番号】特開２０１０−２５２２８７（Ｐ２０１０−２５２２８７Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−１４９４９６（Ｐ２００９−１４９４９６）
【出願日】平成２１年６月２４日（２００９．６．２４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】