【課題】 回路規模を大きくせずに計数の高速化が可能なカウンタを提供する。
【解決手段】 レーザ走査型の光学式測定装置に組み込まれるカウンタ４１は、位相分割方式で下位ビットデータＤ０〜Ｄ２が生成され、単相方式で中位ビットデータＤ３及び上位ビットデータＤ４〜Ｄ１５が生成される。下位ビットデータ生成部６１は、互いに異なる位相のクロック信号ＣＫ１〜ＣＫ４がクロック入力に加えられる初段の四つのフリップフロップ及２段目の四つのフリップフロップ備え、加算回路ＡＤＤで得られる０〜４までの値と、減算回路ＳＵＢで得られる５〜７までの値をセレクタ回路ＳＥＬで選択して、下位ビットデータＤ０〜Ｄ２である０〜７までの値を得る。 （もっと読む）

【課題】ディジタル位相同期ループ回路において制御発振部の追従性能を向上させる。
【解決手段】このディジタル位相同期ループ回路において、第２の分周器１８は、第１の位相比較器１０からの第１の同期制御信号(c),(d)にしたがって所定のマスタ・クロックを１／Ｎに分周して基準クロック(a)のＭ倍の周波数を有する出力クロック(g)を生成する。第２の位相比較器５４は、基準クロック(a)の位相とフィードバック・クロック(b)の位相とを比較して、それらの位相差に応じた第２の同期制御信号(m),(n)を生成する。そして、レンジカウンタ（分周比制御部）５６は、分周器１８おける分周比Ｎを第２の同期制御信号(m),(n)にしたがって可変制御する。 （もっと読む）

【課題】ウェーハ状態でＰＭＯＳとＮＭＯＳの工程特性の変動に応じてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更することが可能なオフチップドライバ制御用カウンタ回路およびそれを用いてオフチップドライバのＤＣ（あるいはＡＣ）出力電流値を変更する方法を提供する。
【解決手段】オフチップドライバ制御用カウンタ回路は、複数のオフチップドライバ制御信号を発生させるようにカウンティング動作を行う複数のカウンティング手段と、前記複数のオフチップドライバ制御信号の初期値を変更するためのセット入力信号とリセット入力信号を発生させる複数のヒューズブロックと、前記セット入力信号と前記リセット入力信号に応答して前記複数のオフチップドライバ制御信号の初期値を変更する複数の初期値変更部とを備えてなる。 （もっと読む）

固定分周器（３０５）の出力（３１０ｃ）と反転／非反転器（３０４）の制御端子（３１０ｂ）との間にフィードバックパス（３０７）を形成する。フィードバックパス（３０７）に接続器（３０６）を設け、外部からの制御信号Ｍのレベルに応じてフィードバックパス（３０７）を接続／遮断し、分周数を切り替える。反転／非反転器（３０４）の入力端子（３１０ａ）に与えられた信号がフィードバックパス（３０７）を通り制御端子（３１０ｂ）に戻されるまでの遅延時間を入力クロック信号のパルス幅よりも大きくする。固定分周器（３０５）に小パルス入力無効機能を設ける。あるいは反転／非反転器（３０４）に小パルス出力阻止機能を設ける。固定分周器（３０５）において、反転／非反転器（３０４）からの分周前クロック信号を、その信号中の正規のパルス幅のクロックパルスの立ち上がりエッジ（入力クロック信号の立ち上がりエッジに応ずる変化点）に基づいて分周する。
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【課題】 より高いクロック周波数で動作可能なカウンタ回路を提供する。
【解決手段】 より高いクロック周波数での動作を可能とするために、入力信号をカウントする第１のカウンタ回路１及び第２のカウンタ回路２と、第１のカウンタ回路１の出力信号と第２のカウンタ回路２の出力信号とを切替えるためのカウンタ出力切替回路３と、によってカウンタ回路を構成する。 （もっと読む）

【課題】 動作速度を高めることができる分周回路を提供する。
【解決手段】 マスター回路10は、クロックCK+に応答して分周回路の出力を取り込む差動増幅回路10aと、クロック周期の間差動増幅回路の出力を保持するラッチ回路10bとから成る。スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。差動増幅回路の定電流源１と別個にラッチ回路に対する定電流源２，３を設ける。差動増幅回路の差動対トランジスタは各クロックに応答して定電流源に接続される。ラッチ回路の差動対トランジスタは別個の定電流源に直結されている。 （もっと読む）

多数の入力を有する広帯域低電圧、低電力差動マラーＣ素子を使用する低電圧、低電力、広帯域直交３分割分周器は直交入力および直交出力信号で作動する。この分周器は周波数シンセサイザ内で使用することができ、かつ直交局部発振器発生器として使用することができる。
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周波数分割回路は、一対のマルチステート回路（ＭＳＣＡ，ＭＳＣＢ）を備える。各マルチステート回路は、状態（ＳＡ（１），・・，ＳＡ（Ｎ）；ＳＢ（１），・・，ＳＢ（Ｎ））のサイクルを通してスイッチすることができる。一方のマルチステート回路（ＭＳＣＡ）は、入力信号（ＯＳ）の立ち上がりエッジ（Ｅｒ）に応じて次の状態にスイッチする。他方のマルチステート回路（ＭＳＣＢ）は、入力信号（ＯＳ）の立ち下がりエッジ（Ｅｆ）に応じて次の状態にスイッチする。各マルチステート回路（ＭＳＣＡ，ＭＳＣＢ）は、少なくとも１つの状態（ＳＡ（１），ＳＢ（１））を有し、この状態では、マルチステート回路が、他方のマルチステート回路（ＭＳＣＢ，ＭＳＣＡ）を抑制して、他方のマルチステート回路が次の状態にスイッチすることを防止する。
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第１のラッチ回路（１０）および第２のラッチ回路（１０’）を備え、第２のラッチ回路（１０’）が第１のラッチ回路（１０）に交差結合されている周波数分周器。各ラッチ（１０、１０’）は、それぞれラッチ（１１）に結合されたセンス増幅器をそれぞれ含む。センス増幅器は、第１の周波数を有する第１のクロック信号（ｆ）およびそれぞれの第１のクロック補信号（ｆ）を受け取るための第１のクロック入力部を含む。ラッチ（１１）は、第２の周波数を有する第２のクロック信号およびそれぞれの第２のクロック補信号を受け取るための第２のクロック入力部（２ｆ、２ｆ）を含み、第２の周波数は第１の周波数のほぼ２倍である。
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セクション（２１−２７）を有する周波数分割器（２）は、調整信号（ｐ，，）に依存して、かつ、後のセクションから生じる制御信号（ｃ，，）に依存して、調整可能な数によって、周波数信号（ｆ，，）を分割する第１種の基本セクション（２１、２２、２３）を備えており、付加的な回路５５、５６、６４、６６、６７を有する第２種の高度なセクション（２２）を備えている。この付加的な回路５５、５６、６４、６６、６７は、限られた数の早いセクションに対して実施されるべき何らかの変調を可能にし、後のセクションは影響を受けない。結果として、周波数分割器（２）は、例えば、いかなる変調も適応化される必要なしに、アクティブ及び非アクティブモードを有するプログラム可能なセクション（２６、２７）によって拡張されることができる。これに対し、回路５５、５６、６４、６６、６７は、変調信号（ｍｏ、ｍｌ）及び付加的な制御信号（ｃ３）を受け取る。前記のような周波数分割器（２）は、コストが低く、信頼でき、ロバスト性を有し、容易に実施化されることができる。
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