セクション（２１−２７）を有する周波数分割器（２）は、調整信号（ｐ，，）に依存して、かつ、後のセクションから生じる制御信号（ｃ，，）に依存して、調整可能な数によって、周波数信号（ｆ，，）を分割する第１種の基本セクション（２１、２２、２３）を備えており、付加的な回路５５、５６、６４、６６、６７を有する第２種の高度なセクション（２２）を備えている。この付加的な回路５５、５６、６４、６６、６７は、限られた数の早いセクションに対して実施されるべき何らかの変調を可能にし、後のセクションは影響を受けない。結果として、周波数分割器（２）は、例えば、いかなる変調も適応化される必要なしに、アクティブ及び非アクティブモードを有するプログラム可能なセクション（２６、２７）によって拡張されることができる。これに対し、回路５５、５６、６４、６６、６７は、変調信号（ｍｏ、ｍｌ）及び付加的な制御信号（ｃ３）を受け取る。前記のような周波数分割器（２）は、コストが低く、信頼でき、ロバスト性を有し、容易に実施化されることができる。
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この周波数分周器は、クロック信号を受ける第１クロック入力部


を持つ第１フリップフロップ（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を有する。前記フリップフロップは更に、第１セット入力部（Ｑ４）及び第１非反転出力部（Ｑ１）を有する。前記周波数分周器は更に、第１クロック入力部


に入力される前記クロック信号とほぼ逆位相の第２クロック信号を受ける第２クロック入力部（Ｃｌ）、第１非反転出力部（Ｑ１）に結合される第２セット入力部、第２非反転出力部（Ｑ２）及び第２反転出力部


を持つ第２フリップフロップ（Ｍ１‘、Ｍ２’、Ｍ３‘、Ｍ４’）を有し、第２反転出力部


は第１セット入力部（Ｑ４）に結合されている。
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高周波クロック信号の分周器は、初期ワードの各ビットを記憶するセル（１０−１３）を有するシフトレジスタ（８）を含み、前記セルがループ（１４）内に直列接続され、前記シフトレジスタは初期ワードが記憶されているセルからループ内の次のセルへ高周波クロック信号によってクロックされるレートで初期ワードの各ビットをシフトする能力を備え、分周されたクロック信号を出力する出力端子（６）が直列接続されたセルのループのうちの１台のセルの出力に接続される。
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【課題】 「自然数／２」の分周率を実現可能な分周器を簡単な回路で実現する。
【解決手段】 入力信号波形の立ち上がり立ち下がりの双方をトリガとして動作可能な第１両エッジトリガ型フリップフロップ回路（１１）と、上記第１両エッジトリガ型フリップフロップ回路の後段に配置され、上記入力信号波形の立ち上がり立ち下がりの双方をトリガとして動作可能な第２両エッジトリガ型フリップフロップ回路（１２）と、上記第１両エッジトリガ型フリップフロップ回路及び上記第２両エッジトリガ型フリップフロップ回路の出力信号と制御信号とに基づいて上記入力信号の分周比を制御可能な複合ゲート（１３）とを設けることにより、「自然数／２」の分周率を実現可能な分周器の簡素化を達成する。 （もっと読む）

【目的】 可変分周器において、タイマ／カウンタの素子数の増加を抑え、回路構成の大幅な簡略化を実現し、かつ繰り返し周波数の設定を自由に行う。
【構成】 可変分周器において、双方で初期値が異なりかつ回路動作が異なる第１タイマ／カウンタ及び第２タイマ／カウンタでタイマ／カウンタ２を構成する。すなわち、１つのタイマ／カウンタ２が２つの第１及び第２タイマ／カウンタに分割される。第１タイマ／カウンタは回路動作時に不要とされる素子（ｂｉｔ幅の一部分）で構成され、ＰＷＭ出力信号の反転制御が行われる。第２タイマ／カウンタは本来のタイマ／カウンタとして使用され、ＰＷＭ出力信号の再反転制御及びＰＷＭ出力信号の周期制御が行われる。 （もっと読む）

【目的】 データ処理装置の高速化に寄与できるようにする。
【構成】 動作モード信号ＭＣがロウレベルのときは１／２分周が行なわれ、ハイレベルのときは１／３分周が行なわれる。１／３分周の場合、シフトレジスタ２の出力からの第２の帰還信号Ｓ２が第１のゲート回路３及び第２のゲート回路４を通して半分周回路１のクロック入力Ｃ１に帰還される。クロック入力Ｃ１には、セットアップタイムがないので、シフトレジスタ２並びに第１のゲート回路３及び第２のゲート回路４の遅延時間のみを考慮してクロック信号ＣＫの周期を決定すればよい。つまり、従来は半分周回路１のセットアップタイムをも考慮してクロック信号ＣＫの周期を決定していたので、それと比較してクロック信号ＣＫの周期を短縮する余裕時間が長くなり、クロック信号ＣＫの周期を従来より短くしても正常な分周を行なえる。 （もっと読む）